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可靠性試驗(yàn)之“EMS-ESD”

嘉峪檢測(cè)網(wǎng)        2019-02-15 10:06

本文主要介紹可靠性試驗(yàn)之ESD的相關(guān)模型及測(cè)試標(biāo)準(zhǔn)、測(cè)試結(jié)果及判定、ESD相關(guān)防護(hù)等。

 

1、ESD模型

ESD放電模型分下列四類:

  • 人體放電模式(Human-Body Model,HBM)

  • 機(jī)器放電模式(Machine Model,MM)

  • 組件充電模式(Charged-Device Model,CDM)

  • 電場(chǎng)感應(yīng)模式(Field-Induced Model,F(xiàn)IM)

 

測(cè)試模型分為以下兩類:

  • 對(duì)于系統(tǒng)級(jí)產(chǎn)品測(cè)試的IEC電子槍放電模式

  • 對(duì)于研究設(shè)計(jì)用的TLP模型

 

1.1、芯片級(jí)測(cè)試模型

人體放電模式(HBM)的ESD是指因人體在地上走動(dòng)磨擦或其它因素在人體上已累積了靜電,當(dāng)此人去碰觸到IC時(shí),人體上的靜電便會(huì)經(jīng)由IC的引腳而進(jìn)入IC內(nèi),再經(jīng)由IC放電到地去。此放電的過程會(huì)在短到幾百毫微秒(ns)的時(shí)間內(nèi)產(chǎn)生數(shù)安培的瞬間放電電流,此電流會(huì)把IC內(nèi)的組件給燒毀。對(duì)一般商用IC的2-kV ESD放電電壓而言,其瞬間放電電流的尖峰值大約是1.33安培。

HBM測(cè)試模型如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

不同HBM靜電電壓與其產(chǎn)生的瞬間放電電流及持續(xù)時(shí)間的關(guān)系如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

機(jī)器放電模式(MM)的ESD是指機(jī)器(例如機(jī)械手臂)本身累積了靜電,當(dāng)此機(jī)器去碰觸到IC時(shí),該靜電便經(jīng)由IC的pin放電。因?yàn)闄C(jī)器是金屬,其等效電阻為0Ω,其等效電容為200pF。由于機(jī)器放電模式的等效電阻為0,故其放電的過程更短,在幾毫微秒到幾十毫微秒(ns)之內(nèi)會(huì)有數(shù)安培的瞬間放電電流產(chǎn)生。

MM測(cè)試模型如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

不同MM靜電電壓與其產(chǎn)生的瞬間放電電流及持續(xù)時(shí)間的關(guān)系如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

組件充電模式(CDM)是指IC先因磨擦或其它因素而在IC內(nèi)部累積了靜電,但在靜電累積的過程中IC并未被損傷。此帶有靜電的IC在處理過程中,當(dāng)其pin去碰觸到接地面時(shí),IC內(nèi)部的靜電便會(huì)經(jīng)由pin自IC內(nèi)部流出來,而造成了放電的現(xiàn)象。此種模式的放電時(shí)間更短,僅約幾毫微秒之內(nèi),而且放電現(xiàn)象更難以真實(shí)的被模擬。IC內(nèi)部累積的靜電會(huì)因IC組件本身對(duì)地的等效電容而變,IC擺放角度與位置以及IC所用包裝型式都會(huì)造成不同的等效電容。此電容值會(huì)導(dǎo)致不同的靜電電量累積于IC內(nèi)部。

 

可靠性試驗(yàn)之“EMS-ESD”

 

CDM測(cè)試模型如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

CDM模式ESD可能發(fā)生的情形如下:

  • IC自IC管中滑出后,帶電的IC腳接觸到地面而形成放電現(xiàn)象。

  • IC自IC管中滑出后,IC腳朝上,但經(jīng)由接地的金屬工具而放電。

 

可靠性試驗(yàn)之“EMS-ESD”

 

FIM模式的靜電放電發(fā)生是因電場(chǎng)感應(yīng)而起的。當(dāng)IC因輸送帶或其它因素而經(jīng)過一電場(chǎng)時(shí),其相對(duì)極性的電荷可能會(huì)自一些IC腳而排放掉,等IC通過電場(chǎng)之后,IC本身便累積了靜電荷,此靜電荷會(huì)以類似CDM的模式放電出來。

HBM,MM與CDM模型參數(shù)比較

 

 

可靠性試驗(yàn)之“EMS-ESD”

 

 

 

1.2、系統(tǒng)級(jí)測(cè)試模型

 

系統(tǒng)級(jí)測(cè)試一般采用靜電槍模擬,靜電槍模型如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

靜電槍一般有兩種放電頭(球頭不太常見),如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

靜電放電產(chǎn)生器輸出電流波形及參數(shù)如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

不同測(cè)試等級(jí)的具體電流波形參數(shù)不一樣,具體見下表:

 

測(cè)試等級(jí)

電壓(KV)

放電峰值電流±10%(A)

放電開關(guān)操作時(shí)的上升時(shí)間tr(ns)

在30ns時(shí)的電流±30%(A)

在60ns時(shí)的電流±30%(A)

1

2

7.5

0.7~1

4

2

2

4

15

0.7~1

8

4

3

6

22.5

0.7~1

12

6

4

8

30

0.7~1

16

8

 

2、標(biāo)準(zhǔn)

ESD測(cè)試有系統(tǒng)級(jí)的IEC61000-4-2測(cè)試標(biāo)準(zhǔn)(靜電槍模擬放電)和零件級(jí)(芯片級(jí))的JEDEC的JESD22-A114(HBM)、A115(MM)、C101(CDM、FIM)測(cè)試標(biāo)準(zhǔn)。

 

IEC61340系列標(biāo)準(zhǔn):

  • IEC61340-1:ESD總論

  • IEC61340-2-1:靜電測(cè)量方法——帶電特性

  • IEC61340-2-2:靜電測(cè)量方法——電阻和電阻率

  • IEC61340-3-1:靜電影響模擬方法——靜電放電模擬——人體模型(HBM)

  • IEC61340-3-2:靜電影響模擬方法——靜電放電模擬——機(jī)器模型(MM)

  • IEC61340-3-3:靜電影響模擬方法——靜電放電模擬——帶電器件模型(CDM)

  • IEC61340-4-1:特別應(yīng)用的測(cè)試——安裝地板及地面覆蓋物的靜電特性

  • IEC61340-4-2:待考慮

  • IEC61340-4-3:特別應(yīng)用的測(cè)試——防靜電鞋類的特性

  • IEC61340-5-1:電子器件的靜電保護(hù)——一般性要求

  • IEC61340-5-2:電子器件的靜電保護(hù)——用戶指南

 

ESD敏感度測(cè)量標(biāo)準(zhǔn):

  • ANSI/ESD STM5.1人體模型

  • ANSI/ESD STM5.2機(jī)器模型

  • ANSI/ESD STM5.3.1組件充電模型

  • ANSI/ESD SP5.3.2

  • ANSI/ESD SP5.4

  • ANSI/ESD SP5.5.1

 

模型

規(guī)范

備注

芯片級(jí)

人體放電模式工業(yè)測(cè)試標(biāo)準(zhǔn)

MIL-STD-883C method 3015.7

ANSI-STM5.1-2001

JESD22-A114D-2005

AEC-Q100-002D-2003

IEC61340-3-1

人體的等效電容定為100pF,人體的等效放電電阻定為1.5KΩ

機(jī)器放電模式工業(yè)測(cè)試標(biāo)準(zhǔn)

EIAJ-IC-121 method20

ANSI-STM5.2-1999

JESD22-A115-A-1997

AEC-Q100-003E-2003

IEC61340-3-2

等效電阻為0Ω,其等效電容為200pF

組件充電模式工業(yè)測(cè)試標(biāo)準(zhǔn)

JESD22-C101-C

ESD DS5.3.1

AEC-Q100-011B -2003

IC對(duì)地等效電容各異,沒有統(tǒng)一模型參數(shù)

電場(chǎng)感應(yīng)模式工業(yè)測(cè)試標(biāo)準(zhǔn)

JESD22-C101-C

 

TLP(Transmission Line  Pulse)

ESD SP5.5.1-2004

TLP測(cè)試可以用來代替人體模型中的雙指數(shù)波形對(duì)設(shè)備進(jìn)行抗擾度測(cè)試,通過對(duì)元件失效機(jī)理的分析,可以得出靜電放電脈沖注入到元件內(nèi)的能量是導(dǎo)致元件失效的主要因素

系統(tǒng)級(jí)

人體-金屬模型(Body-Metal Model),也叫場(chǎng)增強(qiáng)模型(靜電槍模型)

IEC801-2

IEC1000-4-2

IEC61000-4-2

系統(tǒng)級(jí)測(cè)試標(biāo)準(zhǔn),模型的儲(chǔ)能電容為150pF(包括發(fā)生器和受試設(shè)備、接地參考平面以及耦合板之間的分布電容);放電電阻為330Ω,用以代表人手握金屬時(shí)的人體電阻;充電電阻為50~100MΩ。

在對(duì)電火工品進(jìn)行靜電敏感度測(cè)試時(shí),根據(jù)MIL-STD-1512采用的HBM的參數(shù)為電容500pF,電阻5kΩ;在汽車行業(yè)中,HBM參數(shù)為電容330pF,電阻2kΩ。

 

3、ESD等級(jí)及測(cè)試

ESD測(cè)試結(jié)果的評(píng)判等級(jí)分為芯片級(jí)和系統(tǒng)級(jí),具體定義如下表所示:

 

芯片級(jí)

系統(tǒng)級(jí)

 

HBM

MM

CDM

接觸放電(Contact Discharge)

空氣放電(Air Discharge)

等級(jí)

測(cè)試電壓/KV

等級(jí)

測(cè)試電壓/KV

探頭類型

等級(jí)

測(cè)試電壓/KV

探頭類型

Okey

±2

±0.2

±1

1

±2

尖頭探頭

1

±2

圓頭探頭(為了防止電荷泄漏),15KV以上用球形放電頭

Safe

±4

±0.4

±1.5

2

±4

2

±4

Super

±10

±1

±2

3

±6

3

±8

       

4

±8

4

±15

       

x

特殊

x

特殊

 

芯片級(jí)測(cè)試波形參數(shù)如下所示 :

可靠性試驗(yàn)之“EMS-ESD”

 

可靠性試驗(yàn)之“EMS-ESD”

 

可靠性試驗(yàn)之“EMS-ESD”

 

3.1、系統(tǒng)級(jí)測(cè)試方法

系統(tǒng)級(jí)ESD測(cè)試中,接觸放電是首選的測(cè)試方法,也就是說在相同的放電電壓情況下,接觸放電的嚴(yán)格度遠(yuǎn)大于空氣放電。

特例:某些情況下,如鍵盤的金屬導(dǎo)電部分藏在絕緣層覆蓋下,及設(shè)備螺釘?shù)慕饘俨糠钟袝r(shí)可見不可及,此時(shí)就不得不用空氣放電測(cè)試。

 

接觸放電:

  • 放電對(duì)象(位置)

  • 放電等級(jí)

  • 判斷標(biāo)準(zhǔn)

  • 放電方法

  • 放電導(dǎo)線與槍頭同時(shí)放在被測(cè)端子(表面)上,進(jìn)行連續(xù)放電,放電間隔時(shí)間應(yīng)不少于1秒;

  • 先用槍頭對(duì)被測(cè)端子(表面)放電,然后將槍頭移開,再用放電導(dǎo)線對(duì)被測(cè)端子(表面)的電荷導(dǎo)入大地。

  • 如果上述兩種測(cè)試方法的結(jié)果不同時(shí),應(yīng)以惡劣的結(jié)果為準(zhǔn)。

 

空氣放電:

  • 放電對(duì)象(位置)

  • 放電等級(jí)

  • 判斷標(biāo)準(zhǔn)

  • 放電方法:槍頭緊貼絕緣件的表面,絕緣件之間的縫隙滑行,如在某點(diǎn)出現(xiàn)放電現(xiàn)象(可能是對(duì)絕緣表面下的非絕緣器件放電),則需對(duì)該點(diǎn)放電10次。(對(duì)無放電現(xiàn)象發(fā)生的表面,無需進(jìn)行10次放電操作)無需對(duì)水平、垂直金屬板進(jìn)行放電操作。

 

3.2、芯片級(jí)測(cè)試方法

芯片級(jí)的測(cè)試,靜電加在引腳之間,各種引腳可以進(jìn)行組合,詳細(xì)見下:

可靠性試驗(yàn)之“EMS-ESD”

 

  • 加在I/O口和VDD/VSS之間

可靠性試驗(yàn)之“EMS-ESD”

 

  • 加在pin和pin之間

可靠性試驗(yàn)之“EMS-ESD”

 

  • 加在VDD和VSS之間

可靠性試驗(yàn)之“EMS-ESD”

 

  • 加在多個(gè)VSS和VDD之間

可靠性試驗(yàn)之“EMS-ESD”

 

  • 加在模擬引腳之間

可靠性試驗(yàn)之“EMS-ESD”

 

4、ESD防護(hù)

 

ESD防護(hù)器件的一般連接方式如下圖所示:

可靠性試驗(yàn)之“EMS-ESD”

 

4.1、系統(tǒng)級(jí)防護(hù)

系統(tǒng)級(jí)防護(hù)主要就是增加板級(jí)ESD防護(hù)器件,具體可參見之前的文章《防護(hù)類器件介紹》。

選擇ESD器件應(yīng)該遵循下面的要求:

  • 選擇靜電保護(hù)器件是應(yīng)注意鉗制電壓不要超過受保護(hù)器件的最大承受電壓;

  • 電路電壓不超過保護(hù)器件工作電壓;

  • 低電容值、漏電流盡可能的減少干擾及損耗;

  • 靜電保護(hù)器件盡量安裝在最接近靜電輸入的地方,遠(yuǎn)離被保護(hù)器件;

  • 靜電保護(hù)器件一定接的是大地,不是數(shù)字地;

  • 盡可能的用Vcc和地平面充當(dāng)電源和地分散能量;

  • 回地的線路盡量的短,靜電保護(hù)器件與被保護(hù)線路之間的距離盡量的短;要確保印刷電路上的走線從ESD保護(hù)二極管陣列的Vp和Vn到Vcc和地平面間走線盡量地短、寬。理想情況是,將Vp和Vn直接通過多個(gè)過孔接到Vcc和地平面;

  • 在Vp和地平面間連入一個(gè)高頻旁路電容——用最短的走線使自感最??;

  • 盡量避免被保護(hù)與未被保護(hù)線路并排走線。

 

4.2、芯片級(jí)防護(hù)

隨著器件尺寸越來越小,結(jié)深越來越淺,GOX(柵氧化層)越來越薄,所以靜電擊穿越來越容易,而且在高級(jí)制程里面,Silicide引入也會(huì)讓靜電擊穿變得更加尖銳,所以幾乎所有的芯片設(shè)計(jì)都要克服靜電擊穿問題。

靜電放電保護(hù)可以從FAB端的Process解決,也可以從IC設(shè)計(jì)端的Layout來設(shè)計(jì),所以你會(huì)看到Process有一個(gè)ESD的option layer,或者Design rule里面有ESD的設(shè)計(jì)規(guī)則可供客戶選擇等等。當(dāng)然有些客戶也會(huì)自己根據(jù)SPICE model的特性通過layout來設(shè)計(jì)ESD。

可靠性試驗(yàn)之“EMS-ESD”

 

4.2.1、制程上的ESD

制程上解決ESD問題,要么改變PN結(jié),要么改變PN結(jié)的負(fù)載電阻,而改變PN結(jié)只能靠ESD_IMP了,而改變PN結(jié)的負(fù)載電阻,就是用non-silicide或者串聯(lián)電阻的方法了。

  • Source/Drain的ESD implant:因?yàn)長(zhǎng)DD結(jié)構(gòu)在gate poly兩邊很容易形成兩個(gè)淺結(jié),而這個(gè)淺結(jié)的尖角電場(chǎng)比較集中,而且因?yàn)槭菧\結(jié),所以它與Gate比較近,所以受Gate的末端電場(chǎng)影響比較大,所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV),所以如果這樣的Device用在I/O端口,很容造成ESD損傷。所以根據(jù)這個(gè)理論,需要一個(gè)單獨(dú)的器件沒有LDD,但是需要另外一道ESDimplant,打一個(gè)比較深的N+_S/D,這樣就可以讓那個(gè)尖角變圓而且離表面很遠(yuǎn),所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個(gè)額外的MOS的Gate就必須很長(zhǎng)防止穿通(punch through),而且因?yàn)槠骷灰粯恿耍孕枰獑为?dú)提取器件的SPICE Model。

 

可靠性試驗(yàn)之“EMS-ESD”

  • 接觸孔(contact)的ESD implant:在LDD器件的N+漏極的孔下面打一個(gè)P+的硼,而且深度要超過N+漏極(drain)的深度,這樣就可以讓原來Drain的擊穿電壓降低(8V→6V),所以可以在LDD尖角發(fā)生擊穿之前先從Drain擊穿導(dǎo)走,從而保護(hù)Drain和Gate的擊穿。所以這樣的設(shè)計(jì)能夠保持器件尺寸不變,且MOS結(jié)構(gòu)沒有改變,故不需要重新提取SPICE model。當(dāng)然這種只能用于non-silicide制程,否則contact你也打不進(jìn)去implant。

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  • SAB (SAlicide Block):一般為了降低MOS的互連電容,會(huì)使用silicide/SAlicide制程,但是這樣器件如果工作在輸出端,器件負(fù)載電阻就會(huì)變低,外界ESD電壓將會(huì)全部加載在LDD和Gate結(jié)構(gòu)之間很容易擊穿損傷,所以在輸出級(jí)的MOS的Silicide/Salicide通常會(huì)用SAB(SAlicide Block)光罩擋住RPO,不要形成silicide,增加一個(gè)photo layer成本增加,但是ESD電壓可以從1kV提高到4kV。

可靠性試驗(yàn)之“EMS-ESD”

 

  • 串聯(lián)電阻法:這種方法不用增加光罩,應(yīng)該是最省錢的了,原理有點(diǎn)類似第三種(SAB)增加電阻法,故意給他串聯(lián)一個(gè)電阻(比如Rs_NW,或者HiR,等),這樣也達(dá)到了SAB的方法。

可靠性試驗(yàn)之“EMS-ESD”

 

4.2.2、設(shè)計(jì)上的ESD

這完全靠設(shè)計(jì)者的功夫,有些公司在設(shè)計(jì)規(guī)則就已經(jīng)提供給客戶solution了,客戶只要照著畫就行了,有些沒有的則只能靠客戶自己的designer了,很多設(shè)計(jì)規(guī)則都是寫著這個(gè)只是guideline/reference,不是guarantee的。一般都是把Gate/Source/Bulk短接在一起,把Drain結(jié)在I/O端承受ESD的浪涌(surge)電壓,NMOS稱之為GGNMOS(Gate-Grounded NMOS),PMOS稱之為GDPMOS(Gate-to-Drain PMOS)。

以NMOS為例,原理都是Gate關(guān)閉狀態(tài),Source/Bulk的PN結(jié)本來是短接0偏的,當(dāng)I/O端有大電壓時(shí),則Drain/Bulk PN結(jié)雪崩擊穿,瞬間bulk有大電流與襯底電阻形成壓差導(dǎo)致Bulk/Source的PN正偏,所以這個(gè)MOS的寄生橫向NPN管進(jìn)入放大區(qū)(發(fā)射結(jié)正偏,集電結(jié)反偏),所以呈現(xiàn)Snap-Back特性,起到保護(hù)作用。PMOS同理推導(dǎo)。

 

可靠性試驗(yàn)之“EMS-ESD”

 

本文主要介紹了ESD的相關(guān)模型及測(cè)試標(biāo)準(zhǔn)、測(cè)試結(jié)果及判定、ESD相關(guān)防護(hù)等。ESD防護(hù)可以參見《防護(hù)類器件介紹》中的相關(guān)部分。

 

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來源:硬件助手

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