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EMC設(shè)計時候需要考慮的有3點，如下所述。

1. EMC的設(shè)計與產(chǎn)品本身性能以及機能是同樣重要的，noise的低減其實就等同于我們產(chǎn)品的性能提高了，二者是相輔相成的關(guān)系。

2. 先期導(dǎo)入式的設(shè)計

EMC的設(shè)計應(yīng)該在產(chǎn)品的初期設(shè)計階段導(dǎo)入進來,因為伴隨著項目開發(fā)的推進，可能運用的noise降低的技術(shù)方法就會因為整個項目周期和預(yù)算的束縛,采用的種類越來越少，同時對策產(chǎn)生的成本會越來越高。所以從QCD的開發(fā)前提上考慮,務(wù)必將EMC的設(shè)計放在設(shè)計初期(產(chǎn)品設(shè)計構(gòu)想階段),這個階段的成本,開發(fā)工數(shù)以及技術(shù)運用手段都是最高效的。

3. 產(chǎn)品整體的EMC設(shè)計

這是所指的EMC設(shè)計包含機構(gòu)設(shè)計+回路設(shè)計+PCB基板設(shè)計+電子芯片的選定與設(shè)計+內(nèi)部模塊的設(shè)計(GPS/BT 模塊等)+軟件設(shè)計+生產(chǎn)技術(shù)等。

上記設(shè)計環(huán)節(jié)是緊密聯(lián)系，相輔相成的，缺一不可。

我們一般采取的設(shè)計流程如下：

今天主要想介紹的是關(guān)于電子部品選定的EMC設(shè)計的相關(guān)注意事項

一  部品的選定

對于一個電子設(shè)備而言，電路設(shè)計是保證電磁兼容特性的最基本的內(nèi)容，電路設(shè)計的缺陷很難通過其他方法進行彌補，即使可以的話也要付出較高的成本來解決。

那么進行電路設(shè)計前，我們應(yīng)該如何選定相關(guān)的電子部品呢？

1.電子IC部品本身的EMC設(shè)計是否有所考慮

  a.我們在選定電子部品的時候，需要仔細閱讀他們的datasheet手冊，事前與廠家確認是否有針對EMC的設(shè)計組入到產(chǎn)品中，一般來說國際知名的電子元器件廠家都會通過他們的測試板來驗證相關(guān)IC的EMC性能。同時我們作為IC的使用方也可以先發(fā)制人，把我們的應(yīng)用場景和EMC的相關(guān)標(biāo)準(zhǔn)告知廠商，讓他們進行前期的驗證和檢討，這樣可以大大縮減我們的開發(fā)周期。

比如：器件是否有很好的抗干擾性，耐ESD特性

      器件的內(nèi)部，數(shù)字部分和模擬部分是否有隔離設(shè)置

2.電源與GND之間的去耦電容的配置

  盡可能選擇電源引腳和地引腳位于封裝中心并且相鄰位置的器件，這樣可以減小loop路徑

  例如：信號或者電源與GND之間的return路徑是否采用了最小loop配置

(通常是5mm以內(nèi)配線長利用)

3.晶振周邊的GND配置推薦(通過過孔和包地的方式把晶振圍起來，防止noise對外的輻射)

4. IC出力側(cè)一般采用最小的slew rate以及驅(qū)動能力的設(shè)計

(選擇邏輯狀態(tài)改變時所需要輸入電流跟小的器件)

信號的上升沿和下降沿過快的情況下很容易產(chǎn)生高頻noise，同時驅(qū)動電流過大也很容易產(chǎn)生noise。如下圖所示，上升沿下降沿的時間越快，那么高頻noise的衰減就越慢。

5. DCDC電源IC的選定

我們通?？紤]選定的是具有軟件散頻的DCDC電源IC.

擴譜技術(shù)(軟件散頻)近年來越來越多的被設(shè)計者所使用，原理主要是基于傅里葉變化，周期性的脈沖信號經(jīng)過傅里葉變換后可以得到一系列離散的譜線，脈沖信號上的能量也就主要集中在這些譜線的頻率上了，而擴譜技術(shù)正式基于這一點應(yīng)用在電路上，讓時鐘電路的頻率發(fā)生抖動，從而使得周期性的脈沖信號變?yōu)榉侵芷诘拿}沖信號，由于非周期的脈沖的頻譜是連續(xù)的，產(chǎn)生的能量會分布在所有的頻率上，從而某個特定頻率上的能量就會有所降低，通常我們測試使用的接收機的帶寬是固定頻率的，所以在測試的時候，有一部分能量就會落在接收機帶寬的范圍以外，進而可以通過測試。

使用前提：

a.這個只是為了從節(jié)約成本的角度單純?yōu)榱送ㄟ^國標(biāo)實驗或者企業(yè)標(biāo)準(zhǔn)實驗的一個方法。如果接收機的帶寬大于擴譜后的帶寬的情況下， 我們還是要通過濾波或者屏蔽來解決這個問題。

b.同時擴譜后的工作頻率也要滿足IC輸入端的規(guī)格要求，超出規(guī)格后，系統(tǒng)的工作可能會異?；蛘卟还ぷ鳌?/span>

如上圖所示，1493.1Mhz的頻段超出規(guī)格值6db, 經(jīng)過分析我們產(chǎn)品的LVDS輸出側(cè)clock的21倍頻(71.1Mhz*21=1493.1Mhz),而這段測試頻率的范圍是（1447-1494），我們調(diào)整頻率的方法將LVDS的clock調(diào)整為71.3Mhz(71.3Mhz*21=1497.3Mhz),恰好落到了1494的外面，進而通過了測試。

備注：通常我們在開發(fā)前期，會做一份倍頻表的資料，包含下面內(nèi)容

a. 各個模塊下使用的晶振的基頻/LVDS,I2C,I2S,等通信信號的基頻等

b. 將每個基頻的30倍以內(nèi)的倍頻分別計算出來(1倍頻至30倍頻)

c. 將要測試的頻段也全部羅列出來

綜上所述，準(zhǔn)備好上記資料后我們在遇到問題頻點的時候，就為我們盡快排查問題提供了幫助。6. DCDC 電源IC中升壓降壓電感器件的選擇。

開磁類型的電感在我們選擇的時候，往往從電感產(chǎn)生的noise會有所增加。因此為了降低對外輻射的noise，我們通常選用閉此類型的電感應(yīng)用在回路中(村田，羅姆,順絡(luò)等)

例如：DD1217AS-H-100M=P（10μ）（東光）

SWPA5040S100MT（10μ）（Sunlord）