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   高密度組裝的代表性互連模式有兩類，一類是元器件高密度組裝，有兩種典型的芯片組裝方式，即芯片并列式組裝（2D）和3D-芯片堆疊組裝結(jié)構(gòu)疊層式，如圖1和圖2所示；另一類是高密度微互連，例如，3D疊層芯片TSV硅通孔、高密度低拱形絲鍵合，如圖3和圖4所示。

 

 

圖1 芯片并列式組裝（2D）

 

 

圖2 3D-芯片堆疊組裝結(jié)構(gòu)

 

 

圖3 3D疊層芯片TSV硅通孔

 

 

圖4 3D疊層芯片高密度低拱形絲鍵合

 

      從電子微組裝的發(fā)展趨勢可以看出，微組裝技術(shù)的發(fā)展必然帶來產(chǎn)品的更高密度封裝，而高密度封裝的可靠性問題，主要是產(chǎn)品內(nèi)部熱流密度增加導(dǎo)致的溫升、微互連間距減小導(dǎo)致的短路風(fēng)險(xiǎn)、封裝體內(nèi)元器件電磁干擾及潛在傳播路徑等問題。

 

 

圖5 電子封裝50多年的演變和發(fā)展趨勢

 

1．2D和3D IC高密度組裝的熱問題

 

      2D-IC或3D-IC的高密度組裝方式，面臨的嚴(yán)重問題是如何散熱，這一問題已成為限制高密度集成特別是三維集成技術(shù)發(fā)展的瓶頸。微組裝產(chǎn)品中的有源器件芯片，是微組裝產(chǎn)品的主要熱源，由于高密度組裝，產(chǎn)品熱功率密度（W/mm2）增大，芯片之間、芯片與元件之間熱耦合效應(yīng)突出。

 

      這時(shí)，芯片PN結(jié)溫TJ或溝道溫度Tch，以及元件熱點(diǎn)溫度THS，不僅僅取決于器件自身功耗大小，還取決于鄰近元器件的功耗以及相互間的熱耦合效應(yīng)，內(nèi)裝元器件組裝密度越高，芯片間的熱耦合效應(yīng)就越明顯，引起芯片額外的溫升就越高，使得元器件溫度余量減少、有機(jī)材料加快老化。

 

      盡管針對(duì)高密度封裝穩(wěn)態(tài)、瞬態(tài)熱管理問題，人們開展了大量研究，提出了各種熱分析方法和散熱設(shè)計(jì)方法。

 

      例如，2009年ITRS組裝封裝技術(shù)工作組，在SiP組裝封裝技術(shù)報(bào)告中，對(duì)于SiP疊層芯片熱設(shè)計(jì)和熱管理，提出了針對(duì)系統(tǒng)熱點(diǎn)和功耗控制的熱設(shè)計(jì)基本原則，在考慮最壞情況和典型使用條件下，建議將最大功耗芯片疊層在底部的主要散熱面，最小功率芯片疊層在頂部，并設(shè)計(jì)基板埋置熱沉和系統(tǒng)壓電散熱器，以保證頂部芯片熱點(diǎn)溫度控制和系統(tǒng)級(jí)散熱管理。

 

      但是，組裝密度不斷提升和產(chǎn)品體積不斷縮小的市場需求，不斷給更高封裝密度的熱設(shè)計(jì)帶來新的挑戰(zhàn)。

 

2．TSV高深寬比（h/d）的互連可靠性問題

 

      TSV通孔技術(shù)是實(shí)現(xiàn)芯片3D疊層組裝的關(guān)鍵技術(shù)。作為多芯片層間互連的TSV通孔，由于有較高的深寬比，以及通孔工藝和結(jié)構(gòu)特性，與基板通孔結(jié)構(gòu)相比，TSV通孔結(jié)構(gòu)面臨更嚴(yán)重的熱應(yīng)力、機(jī)械應(yīng)力帶來的可靠性問題。

 

      例如，銅填充的TSV在溫度變化應(yīng)力作用下，銅硅熱膨脹失配可能導(dǎo)致TSV的硅基板開裂；TSV與倒裝芯片凸點(diǎn)互連的金屬間化合物（IMC）在溫變剪切應(yīng)力作用下可能斷裂。

 

      針對(duì)3D封裝中，TSV通孔的可靠性和失效問題，人們開展了大量研究。

 

 

      例如：對(duì)3D封裝TSV結(jié)構(gòu)熱膨脹行為進(jìn)行了研究，分析了Si/Cu結(jié)構(gòu)的CTE失配結(jié)果，認(rèn)為在溫度變化過程中，TSV鄰近Si的最大應(yīng)力是張應(yīng)力，但同時(shí)由于疊片結(jié)構(gòu)中TSV通孔的存在，可以降低芯片分層的風(fēng)險(xiǎn)；

 

      對(duì)超薄芯片堆疊的3D集成組裝技術(shù)和失效問題進(jìn)行了研究，認(rèn)為芯片減薄過程的機(jī)械損傷給芯片疊層組裝帶來潛在問題，當(dāng)芯片堆疊厚度和TSV數(shù)量增加時(shí)熱膨脹失配更為嚴(yán)重，溫變應(yīng)力下頂層芯片互連點(diǎn)將面臨更嚴(yán)酷的可靠性問題，需要設(shè)計(jì)合適的TSV尺寸并優(yōu)選材料，以提高溫變環(huán)境的適應(yīng)性；

 

      對(duì)基于TSV的片上網(wǎng)絡(luò)芯片（3D NoC）可靠性問題的研究，認(rèn)為3D NoC中TSV的主要失效問題，有TSV硅片翹曲、TSV層間垂直連接、CTE失配引起的熱應(yīng)力問題；

 

      對(duì)三維芯片堆疊高深寬比（h/d）的Cu通孔互連研究，認(rèn)為Cu電鍍工藝優(yōu)化是獲得良好導(dǎo)電通道的關(guān)鍵；

 

      對(duì)基于TSV的2.5D和3D堆疊IC模塊的測試研究，提出了包含TSV通孔信息的測試流程、測試內(nèi)容、測試端口的解決方案。

 

      標(biāo)準(zhǔn)JEP 158（2009）3DChip Stack with Through-Silicon Vias（TSVS）: Identifying，Evaluating and Understanding Reliability Interactions，針對(duì)3D芯片堆疊的TSV硅通孔可靠性問題描述，歸納起來有以下觀點(diǎn)：

 

      ● TSV硅片尺度因素、Cu與Si之間CTE差異因素，引起TSV通孔界面應(yīng)力集中；

 

      ● 場效應(yīng)管（FET）對(duì)應(yīng)力敏感，F(xiàn)ET電性能變化與其和TSV的距離有關(guān)，影響FET耗損；

 

      ● TSV硅（Si）片非常?。ǎ?00μm），遠(yuǎn)比傳統(tǒng)器件芯片薄，更易碎或開裂；

 

      ● 帶有TSV的芯片堆疊結(jié)構(gòu)，內(nèi)部高溫?zé)狳c(diǎn)問題突出；

 

      ● 薄型TSV硅片（＜100μm），在溫循中易翹曲，可能導(dǎo)致與芯片互連的開路，或芯片堆疊工藝中使溶化的芯片倒裝凸點(diǎn)焊球在側(cè)面短路；

 

      ● TSV通孔側(cè)壁的硅氧化絕緣層，可能存在缺陷，導(dǎo)致Cu通路與硅片存在潛在漏電通路。

 

      從產(chǎn)品層面來看，為提升TSV互連的可靠性，人們關(guān)注的熱點(diǎn)問題仍是滿足可靠性要求的TSV尺寸、材料的設(shè)計(jì)，目前商業(yè)化SiP產(chǎn)品的TSV解決方案，設(shè)計(jì)了針對(duì)2.5D和3D封裝的TSV結(jié)構(gòu)和線上/線下測試方法（MEOL）。不過，盡管TSV技術(shù)在高密度集成方面具有絕對(duì)優(yōu)勢，但TSV技術(shù)的高成本和可靠性潛在問題，仍是目前其拓展應(yīng)用過程中最具挑戰(zhàn)的問題。

 

3．電子微組裝其他失效問題

 

      電子微組裝的其他失效問題，還包括絲鍵合界面退化、芯片黏結(jié)強(qiáng)度退化、黏結(jié)膠老化等互連問題，內(nèi)裝元器件高密度組裝和布線布局帶來的電磁干擾和潛在傳播路徑問題，以及封裝蓋板開裂、玻璃絕緣子泄漏、水汽滲入等封裝問題。

 

      需要強(qiáng)調(diào)的是，微組裝失效模式和失效機(jī)理，與其承受的載荷應(yīng)力類型及應(yīng)力大小直接相關(guān)，系統(tǒng)性梳理這些失效模式、失效機(jī)理及相關(guān)載荷應(yīng)力，形成失效模式機(jī)理庫，是微組裝可靠性設(shè)計(jì)的重要基礎(chǔ)支撐。ITRS組裝封裝技術(shù)工作組，在2009年的報(bào)告中，對(duì)系統(tǒng)級(jí)封裝（SiP）的4類典型失效機(jī)理、相關(guān)失效的應(yīng)力和失效部位進(jìn)行了歸納和分類。SiP失效機(jī)理分類及失效原因見表1。

 

表1 SiP失效機(jī)理分類及失效原因