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自然界中充斥著靜電。對于集成電路行業(yè)，每一顆芯片從最開始的生產(chǎn)制造過程、封裝過程、測試過程、運輸過程到最終的元器件的焊接、組裝、使用過程，幾乎時刻都伴隨著靜電，在任何一個環(huán)節(jié)靜電都有可能對芯片造成損傷。

一、半導(dǎo)體的ESD失效特征

      ESD對半導(dǎo)體元器件的損傷有以下特征。

(1)  隱蔽性

人體對靜電不易覺察，除非發(fā)生靜電放電，但是發(fā)生靜電放電時人體也不一定會有電擊的感覺，這是因為人體感知的靜電放電電壓為2~3KV, 而敏感的元器件僅須不到20V的靜電放電便能被損壞。對半導(dǎo)體器件而言，人體往往是最大的ESD來源。

(2) 潛在性

有些元器件受到靜電損傷后的功能及性能沒有明顯下降，但造成了潛在的“內(nèi)傷”。如果元器件完全損壞，必然能在生產(chǎn)及品控中被察覺而排除，影響較小。但如果元器件輕微受傷，在正常測試下不易發(fā)現(xiàn)，即使通過老煉也難以暴露問題，基本能蒙混過關(guān)，“合格”出廠，直到使用一段時間后（遠(yuǎn)低于正常壽命，通常在1周~6個月左右），才發(fā)現(xiàn)完全損壞。

(3) 隨機性

一個元器件自生產(chǎn)開始，一直到它損壞以前，所有的過程都可能受到來自人體、設(shè)備、外界環(huán)境等靜電的威脅，而靜電的產(chǎn)生具有隨機性，元器件受靜電損傷也具有隨機性。

(4) 復(fù)雜性

在對因靜電放電損傷的元器件進行失效分析時，因電子產(chǎn)品的精、細(xì)、微小的結(jié)構(gòu)特點而費時、費事、費錢，要求較高的技術(shù)，且往往需要使用掃描電鏡等高精密貴重儀器。即使如此，有些靜電損傷現(xiàn)象也難以與其他原因造成的損傷加以區(qū)別，使人誤把靜電損傷失效當(dāng)作其他失效。這在對靜電放電損害未充分認(rèn)識之前，常常歸因于早期失效或情況不明失效，從而掩蓋了失效的真正原因。不但檢查不易，而且要耗費多少的人力、財力、時間才能清查出所有環(huán)節(jié)中的可能存在的影響因素更是難以預(yù)計。如果在使用時才察覺故障，其損失將可能是巨大的。

二、半導(dǎo)體工藝對ESD防護能力的影響

隨著集成電路工藝不斷發(fā)展，半導(dǎo)體芯片的速度越來越快，性能也越來越高。在摩爾定律的驅(qū)動下，每18個月集成電路的集成度就要翻一番，晶體管的特征尺寸也越來越小，隨著晶體管的尺寸進一步縮小，晶體管的尺寸幾乎達(dá)到了物理極限，單憑減小晶體管的尺寸已經(jīng)遠(yuǎn)遠(yuǎn)不能夠使集成電路的發(fā)展?jié)M足摩爾定律，因此各種先進的工藝制程逐漸被人們所發(fā)明。然而，更先進的工藝制程，對集成電路ESD防護能力的影響基本上都是負(fù)面的。首先，晶體管的特征尺寸縮小的同時其柵氧化層的厚度也越來越小，從而降低了擊穿電壓，到了65nm~90nm工藝節(jié)點，其柵氧化層厚度更是小于2nm，這將對芯片 ESD保護電路又提出了更加苛刻的要求。表1. 是先進的工藝制程對集成電路芯片的ESD防護能力所帶來的影響，結(jié)深變淺、輕摻雜漏(LDD)、 外延層(EPI) 、硅化物注入、淺槽隔離(STI)等等這些先進的工藝制程都會降低其ESD防護能力。如LDD結(jié)構(gòu)，其導(dǎo)電溝道兩端是非常淺的輕摻雜區(qū)域，像兩個針尖一樣，這種結(jié)構(gòu)下很容易發(fā)生尖端放電，從而使得相對于同樣尺寸的普通MOS,采用LDD結(jié)構(gòu)的MOS更容易被靜電擊穿，大大降低其ESD防護能力，即使用很大的尺寸，也很難得到高的ESD防護等級，這種結(jié)構(gòu)的防護等級一般低于1000V。再如金屬硅化物(Silicide) 工藝，它的作用是降低MOS晶體管的源漏極串聯(lián)電阻，使晶體管的工作速度大幅提高，但是當(dāng)ESD事件發(fā)生，并且Silicide 工藝的器件接在芯片電路的輸出級時，ESD電流就很容易從芯片PAD傳到器件內(nèi)部，使器件損壞。

表1. 先進工藝制程對ESD防護能力帶來的影響

然而這些先進工藝對ESD防護能力的削弱的同時，對于芯片ESD的防護要求不但沒有降低，反而要求越來越高，這就要求人們創(chuàng)造出更優(yōu)的ESD防護電路及方法，當(dāng)然這也會增加芯片的設(shè)計成本。下圖1. 顯示了Sarnoff Europe公司給出的ESD防護設(shè)計成本與ESD設(shè)計窗口隨著工藝節(jié)點減小的變化趨勢。

隨著集成電路工藝節(jié)點逐漸變小，ESD防護的設(shè)計窗口也越來越小，即ESD防護越來越困難，并且隨著器件尺寸的越來越小，ESD防護的設(shè)計成本也迅速增高。從圖1.還可以看出，0.18um工藝節(jié)點下，通用的ESD解決方案就能達(dá)到防護要求，基本不需要專門定制的ESD防護解決方案;而隨著工藝節(jié)點的縮小，通用的ESD防護方案已經(jīng)滿足不了防護的要求，專用的定制ESD防護方案所占的比例越來越大，從而迅速拉高了ESD防護設(shè)計所需的成本。

隨著工藝節(jié)點的縮小，ESD設(shè)計窗口也越來越小，那么限制ESD設(shè)計窗口的因素都有哪些呢? ESD防護電路設(shè)計的基本原則:

①保護器件在電路正常工作的時候必須處于關(guān)閉狀態(tài)(即沒有ESD事件發(fā)生時)，這與ESD器件的觸發(fā)電壓有關(guān)，否則誤觸發(fā)會導(dǎo)致核心電路出現(xiàn)故障;

②當(dāng)半導(dǎo)體芯片遭遇ESD事件時，該保護器件必須迅速打開(納秒級別)，特別是對于快的ESD事件尤為重要，如器件充電模型(CDM)，否則如果保護電路不能及時開啟，會導(dǎo)致核心電路損毀;

③芯片pin管腳上的電壓(即落在ESD保護器件上的電壓與金屬互連線上的電壓之和)，必須不能超過核心電路所能承受的最高電壓，否則會導(dǎo)致核心電路損毀；

④在設(shè)計的ESD保護等級下，保護電路必須不被損毀，這是ESD器件魯棒性（robust）相關(guān)問題；

⑤在ESD事件發(fā)生過后保護器件必須回到關(guān)閉狀態(tài)，否則，器件會進入到被禁止的閂鎖狀態(tài)，導(dǎo)致核心電路發(fā)生故障。

根據(jù)上述ESD防護電路的基本設(shè)計原則，就可以確定ESD防護電路的設(shè)計窗口。首先，對于一個ESD保護電路，其開啟電壓要低于設(shè)計窗口的上限，而窗口的上限是由內(nèi)部器件柵氧化層的擊穿電壓決定的，即防護電路的開啟電壓必須小于柵氧化層擊穿電壓:其次，對于一個ESD保護電路，其保持電壓要高于設(shè)計窗口的下限，ESD設(shè)計窗口的下限是由電路的正常工作電壓決定的，即保持電壓要高于電路的正常工作電壓，否則，當(dāng)芯片正常工作的時候，由于未知的原因一旦導(dǎo)致了ESD電路的誤開啟，防護電路會一直工作下去，直至芯片燒毀;最后，ESD 防護電路工作時，流過其的電流要小于器件的熱失效電流，防止二次擊穿的發(fā)生。下圖2.展示了安全的ESD保護窗口的范圍。

下圖3.顯示了主流的工藝節(jié)點對應(yīng)的ESD設(shè)計窗口，從圖中可以明顯看出，隨著IC設(shè)計中的工藝節(jié)點的縮小，ESD設(shè)計窗口越來越窄，并且抗擊ESD電壓的能力就越弱。