一、PI分析概述
電源完整性研究的是電源分配網(wǎng)絡(luò)（Power Distribution Network, PDN），包含電源的源頭、電壓變換VRM、PCB上的儲(chǔ)能電容(bulk cap.)和去耦電容(decoupling cap.)、PCB上的電源和地平面、芯片封裝內(nèi)的電源和地網(wǎng)絡(luò)、Die上的電容，如下圖1所示：
圖1 電源分配網(wǎng)絡(luò)
電源經(jīng)過的路徑依次是供電電源-->VRM單元-->儲(chǔ)能電容/去耦電容-->PCB平面電容-->芯片封裝內(nèi)的電源和地網(wǎng)絡(luò)-->Die電容。電源的供電順序可以用“遠(yuǎn)水解不了近渴”來理解，也就是說供電像水廠的水運(yùn)輸一樣逐級(jí)傳遞，如下圖2所示：
圖2 水運(yùn)輸與電傳輸?shù)牡刃шP(guān)系
水的逐級(jí)傳遞過程：山泉水-->水廠-->桶裝水-->水杯-->喝到口中。也就是說，Die電容的供電從上一級(jí)芯片封裝內(nèi)的電源和地網(wǎng)絡(luò)獲取，而不會(huì)越級(jí)直接從供電電源獲取。
二、電源噪聲的主要來源
電源系統(tǒng)中，噪聲是影響電源完整性的一個(gè)主要問題，明確噪聲來源，可以更有效地去避免、解決噪聲問題。電源噪聲的主要來源有：
1）VRM電壓變換單元輸出的噪聲：像我們常用的LDO和DC/DC等，在輸出電壓時(shí)，都會(huì)有一定的輸出紋波，在器件的Datasheet中有明確的規(guī)格參數(shù)。原理上，LDO、DC/DC之類的穩(wěn)壓芯片都是通過感知的輸出電壓與電流對(duì)輸出做調(diào)整，但是這個(gè)調(diào)整是需要時(shí)間的，一般當(dāng)負(fù)載電流的變化在DC到幾百kHz內(nèi)時(shí)，VRM單元可以做出很好的響應(yīng)。如果負(fù)載瞬態(tài)電流的變化速率要求更高，輸出就會(huì)出現(xiàn)電壓跌落，形成噪聲，這時(shí)就需要添加額外的去耦電容來滿足需求。
2）走線的直流電阻與寄生電感：長(zhǎng)距離的供電走線會(huì)產(chǎn)生直流壓降；走線、引腳、過孔、去耦電容的寄生電感會(huì)使高頻阻抗增加，使電壓出現(xiàn)波動(dòng)，形成噪聲。
3）PCB上Core/IO邏輯狀態(tài)跳變產(chǎn)生的噪聲：即由于同步開關(guān)輸出（SSO）引起的同步開關(guān)噪聲（SSN）。芯片引腳在邏輯狀態(tài)的切換時(shí)，會(huì)有一個(gè)大的瞬態(tài)電流流過回路，造成地平面波動(dòng)，造成芯片的地和系統(tǒng)地不一致，稱為地彈噪聲，也會(huì)造成芯片和系統(tǒng)的電源有差壓，稱為電源反彈噪聲。
4）電源與地平面諧振引入的噪聲：電源和地平面可以看成由許多電感和電容構(gòu)成的平面網(wǎng)絡(luò)，平面層之間可以看成一個(gè)諧振腔體，在諧振點(diǎn)附近也會(huì)進(jìn)一步增強(qiáng)諧振，產(chǎn)生噪聲影響信號(hào)完整性。需根據(jù)諧振點(diǎn)的位置布置去耦電容來降低平面的諧振特性，降低電源與地平面的阻抗。
5）鄰近電源網(wǎng)絡(luò)耦合的噪聲：該噪聲主要通過容性耦合和感性耦合的方式在鄰近平面上產(chǎn)生。在PCB疊層設(shè)計(jì)時(shí)，應(yīng)盡可能使電源平面不相鄰。
6）其他部件耦合的噪聲：因鄰近走線或平面附近布置的器件通過輻射、傳導(dǎo)引入的噪聲。
三、PI分析的目標(biāo)
3.1 電源完整性設(shè)計(jì)的目的
1）控制電源噪聲，提供干凈穩(wěn)定的電壓；
2）實(shí)時(shí)響應(yīng)負(fù)載對(duì)電流的快速變化；
3）為其它信號(hào)提供低噪聲回流路徑。
電源產(chǎn)生波動(dòng)的原因是實(shí)際電源平面存在阻抗，在瞬間電流流過時(shí)會(huì)產(chǎn)生一定的電壓浮動(dòng)。因此，就要保證足夠低的電源平面的阻抗，實(shí)現(xiàn)電源的完整性設(shè)計(jì)。
電源系統(tǒng)的目標(biāo)阻抗定義為：電源目標(biāo)阻抗=最大允許紋波電壓/瞬時(shí)動(dòng)態(tài)電流，即ZPDN=V*Ripple/△Imax。其中，V是電源電壓，Ripple是允許的電壓波動(dòng)范圍，一般為5%或3%，△Imax為負(fù)載芯片的最大瞬態(tài)電流變化量，可以采用負(fù)載最大工作電流的一半。
對(duì)電源與地平面間的阻抗特性分析可以采用仿真軟件進(jìn)行，可以得到一個(gè)PDN（電源分配網(wǎng)絡(luò)）的輸入阻抗，例如下圖3所示：
圖3 PDN網(wǎng)絡(luò)的輸入阻抗
由于不能確定電源的負(fù)載電流工作頻點(diǎn)，設(shè)計(jì)要求整個(gè)頻率范圍內(nèi)都要滿足PDN的目標(biāo)阻抗。雖然因去耦的需求會(huì)使用更多的電容，但是這樣會(huì)使設(shè)計(jì)具有廣泛的實(shí)用性。如圖4所示是圖3例子中加入高頻、低頻去耦電容后的PDN網(wǎng)絡(luò)的頻率阻抗特性：
圖4 加入高頻低頻去耦電容后的PDN網(wǎng)絡(luò)的頻率阻抗特性
3.2 PI分析的設(shè)計(jì)實(shí)現(xiàn)方法
1）電壓變換單元VRM設(shè)計(jì)
電壓變換單元VRM通常指DC/DC和LDO，一般放置在有源器件的電源入口。對(duì)于此類電路的噪聲是由穩(wěn)壓芯片決定的，只能根據(jù)Datasheet進(jìn)行詳細(xì)設(shè)計(jì)，合理布局布線。
2）直流壓降及通流能力
表1 常溫下銅皮走線的最大通流能力
此類噪聲主要由走線的直流電阻與寄生電感造成，需要考慮線路板過孔的通流能力，同時(shí)也要考慮線寬與電流的關(guān)系，如上表1所示。當(dāng)電流通過狹窄區(qū)域時(shí)，會(huì)產(chǎn)生較大的電流密度，從而導(dǎo)致PCB局部溫度升高。我們應(yīng)該使板上的電流密度分布均勻，最大值不要超過常用的經(jīng)驗(yàn)門限（100A/mm2），避免出現(xiàn)走線局部電流密度大導(dǎo)致熱可靠性問題。
3）電源內(nèi)層平面的設(shè)計(jì)
PCB內(nèi)層的電源平面不但可以給器件提供電源，還為信號(hào)提供回流。電源平面和地平面都可以作為信號(hào)的回流路徑，但地信號(hào)在單板的分布比單一電源網(wǎng)絡(luò)要廣，地過孔在PCB廣泛分布，回流信號(hào)會(huì)沿著地過孔回流到另一個(gè)地平面。電源平面和地平面會(huì)構(gòu)成平面電容，且隨著平面距離越小，容值越大，這為高速信號(hào)門電路的快速翻轉(zhuǎn)提供能量保障。
因此在PCB疊層設(shè)計(jì)時(shí)，應(yīng)盡可能使電源平面與地平面成對(duì)出現(xiàn)且距離接近，距離一般控制在5mil內(nèi)，最大不超過10mil。若電源平面和地平面之間的距離較大，則需要在芯片電源和地之間額外加去耦電容，增強(qiáng)電源和地平面之間的電容耦合性。為了使電源具有良好的完整性，元器件布局時(shí)一般以相鄰面為地平面參考層。在設(shè)計(jì)走線參考平面層時(shí)，盡可能讓所有高速信號(hào)的參考平面都選擇地平面為參考平面。增加地平面參考層是改善信號(hào)質(zhì)量及PCB EMC特性的有效設(shè)計(jì)方法。
信號(hào)層需要避免直接相鄰，防止信號(hào)互相干擾，如無法避免則兩個(gè)信號(hào)層之間走線應(yīng)采用橫平豎直的走線，不要重疊并行走線，增大兩個(gè)相鄰信號(hào)層之間的間距。對(duì)于BGA類供電電源，有時(shí)需要在一個(gè)電源平面上布置多個(gè)電平的電源，這就需要進(jìn)行電源平面的分割。分割時(shí)應(yīng)盡可能使各平面的邊界形狀規(guī)則，面積盡可能大。舉例如下圖5所示：
圖5 電源平面的分割電源平面分割
要注意：
1）分割方式要簡(jiǎn)潔合理，滿足載流能力。
2）考慮不同電壓平面之間的爬電距離，相鄰的不同壓值的電源平面電壓值差越大，爬電距離也應(yīng)設(shè)計(jì)得越大。
四、電容去耦
我們?cè)陔娐吩O(shè)計(jì)中使用電容器的目的有很多，比如儲(chǔ)能、濾波、旁路、去耦、檢波、補(bǔ)償、振蕩、移相、波形變換……等等，但其本質(zhì)特性或作用就是：
1）儲(chǔ)能/供能 （對(duì)應(yīng)電容的容值和電壓）
2）隔直（流）通交（流）（對(duì)應(yīng)電容的頻率阻抗特性）
4.1 電容的阻抗頻率特性
首先我們要了解電容的實(shí)際特性。實(shí)際電容器中除有容量成分Ｃ外，還有因電介質(zhì)或電極損耗產(chǎn)生的電阻（ESR）及電極或?qū)Ь€產(chǎn)生的寄生電感(ESL)。
圖6 理想電容和真實(shí)電容模型
ESL為串聯(lián)電感、ESR為串聯(lián)電阻，C為理想電容。根據(jù)模型，電容的復(fù)阻抗為：
由上式可知當(dāng)容抗（ωC）和感抗(ωL) 相等，相互抵消，電容的阻抗值|Z|最低。
因此當(dāng)信號(hào)頻率由下式計(jì)算得出的頻率，也被稱為：電容的諧振頻率：
電容阻抗隨信號(hào)頻率變化的阻抗特性曲線如下圖7所示：
圖7 電容的阻抗特性
|Z|的頻率特性呈V字型（部分電容器可能會(huì)變?yōu)閁字型）曲線，ESR也顯示出與損耗值相應(yīng)的頻率特性。
上圖7中阻抗最低點(diǎn)對(duì)應(yīng)的頻率就是電容的諧振頻率25MHz附近。隨著頻率升高，ESR先逐漸降低，再緩慢上升。可以說從起始頻率到諧振頻點(diǎn)之前，電容的阻抗特性以容抗為主，當(dāng)頻率點(diǎn)越過諧振頻點(diǎn)后，總的阻抗值會(huì)隨頻率升高而升高，電容的阻抗以感抗為主。因此，在電容去耦設(shè)計(jì)中，當(dāng)噪聲頻點(diǎn)在諧振點(diǎn)附近時(shí)，濾波效果最好，可以為噪聲提供一條低阻抗的回路。
圖8 電容的頻率阻抗特性 圖9 電容頻率特性及電流電壓相位
總結(jié)如下：
低頻范圍：低頻率范圍的|Z|與理想電容器相似，與頻率呈反比趨勢(shì)減少。
在頻率很低時(shí)，我們可以看到感抗遠(yuǎn)小于容抗，并且復(fù)阻抗的相位為負(fù)值，說明電流超前電壓，這是典型的電容充電特性。因此，在低頻時(shí)，電容主要呈現(xiàn)容性行為。ESR值也顯示出與電介質(zhì)分極延遲產(chǎn)生的介質(zhì)損耗相應(yīng)的特性。
諧振點(diǎn)：頻率升高，則|Z|將受寄生電感或電極的比電阻等產(chǎn)生的ESR影響，偏離理想電容器（紅色虛線），顯示最小值。|Z|為最小值時(shí)的頻率稱為諧振頻率，此時(shí)|Z|=ESR。
若大于諧振頻率，則元件特性由電容器轉(zhuǎn)變?yōu)殡姼校瑋Z|轉(zhuǎn)而增加。低于諧振頻率的范圍稱作容性區(qū)域，反之則稱作感性區(qū)域。在諧振點(diǎn)，容抗和感抗相互抵消，總阻抗達(dá)到最小值，復(fù)阻抗相位為0，表現(xiàn)為純電阻特性。這一點(diǎn)即是電容的自諧振頻率。在諧振頻率左側(cè)，電容主要呈現(xiàn)容性，而在右側(cè)，則主要呈現(xiàn)感性。
ESR除了受介電損耗的影響，還受電極自身抵抗行程的損耗影響。
高頻范圍：諧振點(diǎn)以上的高頻率范圍中的|Z|的特性由寄生電感(L)決定。高頻范圍的|Z|可由公式 （ |Z|= 2）近似得出，與頻率成正比趨勢(shì)增加。
而在高頻時(shí)，感抗遠(yuǎn)大于容抗，復(fù)阻抗的相位為正值，說明電壓超前電流，這是典型的電感施加電壓時(shí)的特征。所以，可以說在高頻時(shí)，電容主要呈現(xiàn)電感特性。
以上就是實(shí)際電容器的頻率特性。重要的是，頻率越高，就越不能忽視寄生成分ESR或ESL的影響。隨著電容器在高頻領(lǐng)域的應(yīng)用越來越多，ESR和ESL與靜電容量值一樣，成為表示電容器性能的重要參數(shù)。
4.2各種電容器的頻率特性
以上就電容器的寄生成分ESR、ESL對(duì)頻率特性的重要影響進(jìn)行了說明。另外電容器種類不同，寄生成分也會(huì)有所不同。接下來對(duì)不同種類電容器頻率特性的區(qū)別進(jìn)行說明。
圖10 不同種類電容的頻率阻抗特性
上圖10表示靜電容量10uF各種電容器的|Z|及ESR的頻率特性。除薄膜電容器以外，其它都是SMD型電容器。
上圖所示電容器的靜電容量值均為10uF，因此頻率不足1kHz的容量范圍|Z|均基本為同等值。但1kHz以上時(shí)，鋁電解電容器或鉭電解電容器的|Z|比多層陶瓷電容器或薄膜電容器大，這是因?yàn)殇X電解電容器或鉭電解電容器的電解質(zhì)材料的比電阻升高，導(dǎo)致ESR增大。薄膜電容器或多層陶瓷電容器的電極中使用了金屬材料，因此ESR很低。
多層陶瓷電容器和引腳型薄膜電容器在諧振點(diǎn)附近的特性基本相同，但多層陶瓷電容器的諧振頻率更高，感性范圍的|Z|則較低。
由以上結(jié)果可以得出，SMD型的多層陶瓷電容器在較寬的頻率范圍內(nèi)阻抗都很低，也最適于高頻用途。以上各種電容的應(yīng)用特性整理如下：
表2 各種電容的應(yīng)用特性
4.3 多層陶瓷電容器（MLCC）的頻率特性
多層陶瓷電容器可按原材料及形狀分為很多種類。下面就這些因素對(duì)頻率特性的影響進(jìn)行說明。
(1)常規(guī)的MLCC陶瓷電容的曲線圖
來看下圖11常規(guī)的MLCC陶瓷電容的阻抗-頻率曲線圖?？梢钥闯觯煌碾娙?，曲線是不同的。
從容抗計(jì)算公式：Xc = 1/jωC中可看到：當(dāng)電容值C越大，那么在低頻段的同頻率（相同ω）的容抗就越小。
那為什么只有低頻段是C越大而Xc越小呢？從電容容抗定義來說，Xc=1/jωC，應(yīng)該是一直是C越大而容抗越小。那是因?yàn)榧纳姼蠰的原因，當(dāng)寄生電容器達(dá)到諧振頻率之后，電容器的阻抗Zc就會(huì)逐漸增加，而容值C越小則諧振頻率點(diǎn)就越大（電容器諧振點(diǎn)頻率對(duì)應(yīng)的其最小阻抗：ESR）。
所以通常容值大的電容ESR要小些，諧振頻率低些，主要濾低頻。容值小電容的ESR要大些，諧振頻率要高些，主要濾高頻。
(2) 關(guān)于ESR
處于容性區(qū)域的ESR由電介質(zhì)材料產(chǎn)生的介質(zhì)損耗決定。Class2(種類2)中的高介質(zhì)率材料因使用強(qiáng)電介質(zhì)，故有ESR增大的傾向。Class１(種類1)的溫度補(bǔ)償材料因使用一般電介質(zhì)，因此介質(zhì)損耗非常小，ESR數(shù)值也很小。
諧振點(diǎn)附近到感性區(qū)域的高頻范圍中的ESR除受電極材料的比電阻率、電極形狀（厚度、長(zhǎng)度、寬度）、疊層數(shù)影響外，還受趨膚效應(yīng)或接近效應(yīng)的影響。電極材料多使用Ni，但低損耗型電容器中，有時(shí)也會(huì)選用比電阻率低的Cu作為電極材料。
（3）關(guān)于ESL
多層陶瓷電容器的ESL極易受內(nèi)部電極結(jié)構(gòu)影響。設(shè)內(nèi)部電極大小的長(zhǎng)度為l、寬度為w、厚為d時(shí)，根據(jù)F.W.Grover，電極電感ESL可用公式
表示。
由此公式可得知，電容器的電極越短，越寬，越厚，則ESL越小。
下圖表示各尺寸多層陶瓷電容器的額定容量與諧振頻率的關(guān)系。相同容量，尺寸越小，諧振頻率越高，則ESL越小。由此，可以說長(zhǎng)度l較短的小型電容器適用于高頻領(lǐng)域。
由右上圖14的頻率特性可知，即使容量相同，LW(長(zhǎng)寬)逆轉(zhuǎn)型電容器（如圖13）的阻抗低于一般電容器，特性優(yōu)良。使用LW逆轉(zhuǎn)型電容器，即使數(shù)量少于一般電容器，也可獲得同等性能，通過減少元件數(shù)量可以降低成本，縮減實(shí)裝面積。
（4）不同封裝相同容值的區(qū)別
相同容值電容的封裝越大，它的ESL和ESR越大。耐壓值也會(huì)不同。
通常情況下，較大的電容器封裝會(huì)增加電流環(huán)路，導(dǎo)致電感（ESL）較大。同樣，多余的材料會(huì)導(dǎo)致電阻（ESR）更高。
4.4 獲得頻率特性數(shù)據(jù)的方法
頻率特性數(shù)據(jù)可通過阻抗分析儀或矢量網(wǎng)絡(luò)分析儀獲取。也可在各元器件廠商的Web網(wǎng)站中確認(rèn)。
圖15 Murata設(shè)計(jì)輔助工具"SimSurfing"-電容參數(shù)及特性
上圖為村田提供的設(shè)計(jì)輔助工具"SimSurfing"的圖像?？赏ㄟ^選取型號(hào)和希望確認(rèn)的項(xiàng)目，顯示特性。還可下載SPICE網(wǎng)絡(luò)清單或S2P數(shù)據(jù)作為模擬用數(shù)據(jù)。方便大家靈活運(yùn)用到各種電路設(shè)計(jì)中去。
4.5 利用去耦電容處理電源噪聲
去耦（decoupling）電容也稱退耦電容，一般都盡量靠近有源器件如IC的電源引腳Vcc放置且并聯(lián)到地。去耦電容的主要功能就是提供一個(gè)局部的直流電源給就近的有源器件，以減少器件的開關(guān)噪聲在線路板上的傳播并將噪聲引導(dǎo)到地，即濾除噪聲，使電壓穩(wěn)定干凈，保證IC的正常工作，并防止它傳輸噪聲而影響其它電路的性能。
這里進(jìn)一步解釋一下。尤其是對(duì)于高頻器件，其工作時(shí)內(nèi)部大量的開關(guān)進(jìn)行0/1電平的快速翻轉(zhuǎn)導(dǎo)致所消耗電流是不連續(xù)的，造成瞬態(tài)電壓突變，而且頻率很高，而器件Vcc到前級(jí)總電源有一段距離，即便距離不長(zhǎng)，在頻率很高的情況下，線路上寄生電感的阻抗影響也會(huì)非常大，導(dǎo)致器件在需要電流的時(shí)候，不能被及時(shí)供給。而去耦電容可以彌補(bǔ)此不足。這也就是為什么很多電路板在高頻器件Vcc管腳處都要并聯(lián)小電容的原因之一，同時(shí)這個(gè)去耦電容也把高頻器件本身和前后級(jí)產(chǎn)生的高頻開關(guān)噪聲（SSN）過濾到地平面, 避免前后級(jí)相互間的耦合干擾。
實(shí)際電路中我們需要去耦的頻率范圍會(huì)比較寬，包括電源的低頻開關(guān)噪聲、各種有源器件的開關(guān)噪聲、高速CPU/GPU/FPGA的高頻噪聲，以及各種開關(guān)噪聲的高次諧波，因此一個(gè)電容搞不定，那怎么辦呢？我們經(jīng)常有兩種方法來解決，一種是使用若干個(gè)大電容和小電容并聯(lián)，還有一種是使用多個(gè)相同的電容并聯(lián)。下面我們來看看這兩種方法達(dá)到的效果分別是怎樣的呢？
1）相同容值相同封裝的電容組合：下圖16舉例說明了其頻率阻抗特性曲線，可以看到并未展寬低阻抗的頻帶，但是減小了諧振頻點(diǎn)的特性阻抗。
圖16 相同容值相同封裝的電容并聯(lián)頻率阻抗特性
2）相同容值不同封裝的電容組合：下圖17舉例說明了其頻率阻抗特性曲線，該方式會(huì)展寬低阻抗頻帶。
圖17 相同容值不同封裝的電容并聯(lián)頻率阻抗特性
3）不同容值不同封裝的電容組合：下圖18舉例說明了其頻率阻抗特性曲線，該方式可以有效地展寬低阻抗頻帶。
圖18 不同容值不同封裝的電容并聯(lián)頻率阻抗特性
4）不同容值相同封裝的電容組合：下圖19舉例說明了其頻率阻抗特性曲線，該方式可以有效地展寬低阻抗頻帶。
圖19 不同容值相同封裝的電容并聯(lián)頻率阻抗特性
5) 電容并聯(lián)作為去耦電容時(shí)，需要抑制并聯(lián)諧振峰的問題，如下圖20舉例所示：
圖20 去耦電容的并聯(lián)諧振
當(dāng)噪聲頻率大于f1并小于f2時(shí)，大電容呈感性、小電容呈容性，兩者并聯(lián)，等效為一個(gè)電感和一個(gè)電容并聯(lián)，構(gòu)成了LC并聯(lián)諧振電路，并在某一個(gè)頻率點(diǎn)發(fā)生并聯(lián)諧振，導(dǎo)致該處阻抗很大。如果負(fù)載芯片的電流需求正好落在這個(gè)頻率，那么會(huì)導(dǎo)致電壓波動(dòng)超標(biāo)。所以，需要選擇合適的電容進(jìn)行搭配并聯(lián)。
6) 當(dāng)電容安裝到電路板上后，還會(huì)引入額外的寄生參數(shù)，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計(jì)算系統(tǒng)參數(shù)時(shí)，實(shí)際使用的是安裝后的諧振頻率，而不是電容的自諧振頻率，因?yàn)槲覀冴P(guān)注的是電容安裝到電路板上之后的表現(xiàn)。
數(shù)字電路中典型的去耦電容值是0.1μF。這個(gè)電容的寄生電感加上焊盤、引線、過孔的寄生電感的總的分布電感大約是5nH，它的諧振頻率點(diǎn)大約在7MHz左右，也就是說，對(duì)于10MHz以下的噪聲有較好的去耦效果，對(duì)40MHz以上的噪聲幾乎不起作用。去耦電容的電容值可以大致按10倍法則的經(jīng)驗(yàn)，近似按C=1/f來計(jì)算，即10MHz取0.1μF，100MHz取0.01μF。
表3 去耦電容對(duì)應(yīng)頻率范圍的近似取值
我們?cè)倏匆幌乱粋€(gè)實(shí)際的電子產(chǎn)品上的電源是如何輸送到器件內(nèi)部的，在“能量”供應(yīng)的路途中有各種“阻抗”阻礙著供給的效率，這就需要在每個(gè)環(huán)節(jié)提供不同形式、反應(yīng)速度不同的“倉(cāng)儲(chǔ)”來應(yīng)對(duì)不同突發(fā)狀況的出現(xiàn)，確保每個(gè)局部安定團(tuán)結(jié)、局部和局部之間相安無事。當(dāng)然這些“倉(cāng)儲(chǔ)”位置的選址也是非常關(guān)鍵的，這是我們下面要講的內(nèi)容。
圖21 電源網(wǎng)絡(luò)電容配置示意圖
一個(gè)實(shí)際的產(chǎn)品一般需要多種電容的組合來去耦，以實(shí)現(xiàn)整體性能最優(yōu)。
4.6 去耦電容的擺放
使用電容組合或電容陣列來對(duì)電源去耦，那這些數(shù)量的電容應(yīng)放置在什么位置，如何進(jìn)行組合，在工程中必須去考慮。我們常有的結(jié)論去耦電容盡可能放置到芯片附近，但究竟是多近才是合理的，其實(shí)這里考慮到了電容放置的距離，也就是電容的去耦半徑問題。電容放置的距離大于電容自身的去耦半徑，電容的去耦效果將大大降低或完全喪失它的去耦作用。
理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。芯片工作時(shí)需求電流是動(dòng)態(tài)變換的，會(huì)在電源平面的一個(gè)很小的局部區(qū)域內(nèi)產(chǎn)生電壓擾動(dòng)，電容要補(bǔ)償這一波動(dòng)電流（或電壓），就必須先感知到這個(gè)電壓擾動(dòng)。信號(hào)在介質(zhì)中傳播需要一定的時(shí)間，因此從發(fā)生局部電壓擾動(dòng)到電容感知到這一擾動(dòng)之間有一個(gè)時(shí)間延遲。同樣，電容的補(bǔ)償電流到達(dá)擾動(dòng)區(qū)也需要一個(gè)延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。特定的電容，對(duì)與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個(gè)頻率來衡量這種相位關(guān)系。設(shè)自諧振頻率為 f，對(duì)應(yīng)波長(zhǎng)為λ，補(bǔ)償電流表達(dá)式可寫為：
其中，A 是電流幅度，R 為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C為信號(hào)傳播速度。
當(dāng)擾動(dòng)區(qū)到電容的距離達(dá)到λ/4 時(shí)，補(bǔ)償電流的相位為π ，和噪聲源相位剛好相差180 度，即完全反相。此時(shí)補(bǔ)償電流不再起作用，去耦作用失效，補(bǔ)償無法及時(shí)送達(dá)。為了能有效傳遞補(bǔ)償，應(yīng)使噪聲源和補(bǔ)償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補(bǔ)償傳遞越多，如果距離為0，則補(bǔ)償可以百分之百傳遞到擾動(dòng)區(qū)。這就要求噪聲源距離電容盡可能的近，要遠(yuǎn)小于λ/4 。實(shí)際應(yīng)用中，這一距離最好控制在λ/40~λ/50 之間，這是一個(gè)經(jīng)驗(yàn)數(shù)據(jù)。例如：1nF 陶瓷電容，如果安裝到電路板上后總的寄生電感為 1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為7.95ps。假設(shè)信號(hào)在電路板上的傳播速度為166ps/inch，則波長(zhǎng)為47.9 inch。電容去耦半徑為47.9/50=0.958 inch，大約等于 2.4cm。也就是說本例中的電容只能對(duì)它周圍2.4cm范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑2.4 cm。
從以上計(jì)算可知電容越小，諧振頻率越高，對(duì)應(yīng)的波長(zhǎng)也就越短，在實(shí)際工程使用中去耦半徑也就越小。對(duì)于大電容，因?yàn)槠渲C振頻率很低，對(duì)應(yīng)的波長(zhǎng)非常長(zhǎng)，因而去耦半徑很大，這也就是為什么我們不太關(guān)注大電容在電路板上放置位置的原因。對(duì)于小電容，因去耦半徑很小，應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會(huì)反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。從減小回路分布電感的角度來看也同樣要求去耦電容擺放要盡量靠近芯片。
簡(jiǎn)而言之，放置去耦電容的基本規(guī)則：最小化電阻，最小化電感。
容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠(yuǎn)，最外層放置容值最大的。但是，所有對(duì)該芯片去耦的電容都盡靠近芯片。下圖22是一個(gè)擺放位置的參考實(shí)例。本例中的電容等級(jí)大致遵循10倍等級(jí)關(guān)系。
圖22 高速IC的去耦電容放置位置參考實(shí)例
還有一點(diǎn)要注意，在放置時(shí)，最好均勻分布在芯片的四周，對(duì)同一個(gè)容值等級(jí)都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個(gè)邊上的。因此，電壓擾動(dòng)在芯片的四周都存在，去耦也必須對(duì)整個(gè)芯片所在區(qū)域均勻去耦。如果把圖中的680pF 電容都放在芯片的（視圖方向）上部，由于存在去耦半徑問題，那么就不能對(duì)芯片下部的電壓擾動(dòng)很好的去耦。
在安裝電容時(shí)，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也 同樣。這樣流電容的電流回路為：電源平面->過孔->引出線->焊盤->電容->焊盤->引出>過 孔->地平面，下圖23直觀的顯示了電流的回流路徑。
圖23 去耦電容電流的回流路徑
放置過孔的基本原則就是讓這一環(huán)路面積最小，從而使總的寄生電感最小。下圖顯示了幾種過孔放置方法。
圖24 高頻去耦電容的焊盤過孔位置設(shè)計(jì)
（A）第一種方法從焊盤引出很長(zhǎng)的引出線然后連接過孔，這會(huì)引入很大的寄生電感，一定要避免這樣做，這時(shí)最糟糕的安裝方式。
（B）第二種方法在焊盤的兩個(gè)端點(diǎn)緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。
（C）第三種在焊盤側(cè)面打孔，進(jìn)一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。
（D）第四種在焊盤兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容一端都是通過過孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡用這種方法。
（E）最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會(huì)出現(xiàn)問題，是否使用要看加工能力和方式。
推薦使用第三種（C）和第四種（D）方法。
需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時(shí)讓多個(gè)電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優(yōu)化電容組合的設(shè)計(jì)，減少電容數(shù)。
由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤 寬度相同。這樣即使是 0402 封裝的電容，你也可以使用20mil寬的引出線。引出線和過孔安裝如圖25所示，注意圖中的各種尺寸。
圖25 推薦的高頻電容引出線和過孔尺寸
對(duì)于大尺寸的電容，比如板級(jí)濾波所用的鉭電容，推薦用圖26中的安裝方法。
圖26 低頻大電容過孔位置
五、結(jié)束語
電源系統(tǒng)去耦設(shè)計(jì)要把引腳去耦和電源平面去耦結(jié)合使用以達(dá)到最優(yōu)設(shè)計(jì)。時(shí)鐘、 PLL、 DLL 等去耦設(shè)計(jì)要使用引腳去耦，必要時(shí)還要加濾波網(wǎng)絡(luò)，模擬電源部分還要使用磁珠等進(jìn)行濾波。針對(duì)具體應(yīng)用選擇去耦電容的方法也很流行，如在電路板上發(fā)現(xiàn)某個(gè)頻率的干擾較大，就要專門針對(duì)這一頻率選擇合適的電容，改進(jìn)系統(tǒng)設(shè)計(jì)?？傊?，電源系統(tǒng)的設(shè)計(jì)和具體應(yīng)用密切相關(guān)，不存在放之四海皆準(zhǔn)的絕對(duì)標(biāo)準(zhǔn)方案。關(guān)鍵是掌握基本的設(shè)計(jì)方法，具體情況具體分析，才能很好的解決電源去耦問題。
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