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嘉峪檢測網(wǎng) 2024-10-06 11:01
1. 什么是PDK
PDK(Process Design Kit，工藝設(shè)計包)，是芯片設(shè)計公司和芯片制造廠商溝通的橋梁。PDK的產(chǎn)生與半導(dǎo)體企業(yè)模式發(fā)展密切相關(guān)，最初半導(dǎo)體企業(yè)主要是IDM(Integrated Design Manufacture，垂直整合)模式，集芯片設(shè)計、晶圓制造、封裝測試和銷售為一體，以Intel和三星為代表。1987年張忠謀創(chuàng)立臺積電，開創(chuàng)了一種創(chuàng)新式的Foundry(晶圓代工）模式，為Fabless(半導(dǎo)體設(shè)計公司)提供制造服務(wù)，這種模式大大降低了芯片企業(yè)進入市場的門檻，推動了整個行業(yè)的快速發(fā)展。臺積電以這種模式發(fā)展至今，已成為全球領(lǐng)先的半導(dǎo)體代工制造企業(yè)，同時也促生了很多具有市場競爭力的同類代工知名廠商，比如格羅方德、聯(lián)電、中芯國際等。
芯片的制造成本極高，并且工藝流程復(fù)雜，F(xiàn)abless很難保證芯片設(shè)計和制造的一致性，于是Foundry與EDA (電子設(shè)計自動化, Electronic Design Automation)廠商合作，把不同節(jié)點的設(shè)計規(guī)則、仿真模型、技術(shù)文件等工藝設(shè)計參數(shù)打包，F(xiàn)abless遵循這個工藝包進行相應(yīng)的芯片設(shè)計，在確保了設(shè)計和制造的一致性，大大降低芯片制造風(fēng)險的同時，也加快了產(chǎn)品的迭代周期，這個工藝包慢慢就演變?yōu)楝F(xiàn)在的PDK。
2. PDK的基本構(gòu)成要素
芯片設(shè)計公司在進行產(chǎn)品規(guī)劃初期就要和Foundry進行對接，確定符合其產(chǎn)品需求的PDK。PDK和特定制程的工藝緊密聯(lián)系，不同F(xiàn)oundry采用的工藝也千差萬別，因此提供的PDK也各有差異，但PDK通常包括DRC、LVS、PEX、Pcell Library、Spice Model、DFM等，有的也會包含EMIR(Electro-Migration/IR drop)。
2.1 DRC
DRC(Design Rule Check，設(shè)計規(guī)則檢查)，是利用EDA工具將芯片設(shè)計版圖中的所有幾何圖形和設(shè)計規(guī)則中所定義的尺寸、間距、位置關(guān)系等進行比較，設(shè)計者通過返標工具(RVE等)以高亮形式標記出版圖中出錯的位置，并依據(jù)報錯對設(shè)計進行修正。如圖2.1所示，(a)中l(wèi)ayer1的寬度不滿足設(shè)計規(guī)則報錯，(b)中l(wèi)ayer1與layer2之間距離要求space>=0.3um，當(dāng)space小于0.3um時候則報錯，(c)中l(wèi)ayer2包含在layer1里，當(dāng)包含長度小于0.4um時則報錯。
從以上例子可以看出，DRC是驗證特定芯片設(shè)計是否滿足制造工藝設(shè)計約束的方法，可以保證設(shè)計滿足制造的要求進而提升芯片的制造良率。半導(dǎo)體技術(shù)從最初的平面工藝發(fā)展到現(xiàn)在主流的FinFET(Fin Field-Effect Transistor，鰭式場效應(yīng)晶體管)工藝，以及新一代的GAA(Gate All Around，環(huán)繞式柵極晶體管)工藝，同時每一代工藝衍生了大量不同的設(shè)計平臺，各自的設(shè)計規(guī)則也有所差異，并且隨著工藝節(jié)點的不斷縮小，DRC的數(shù)量、檢查難度和復(fù)雜程度都急劇增加。
2.2 LVS
LVS(Layout Versus Schematic，電路圖與版圖一致性比較)，是將芯片設(shè)計的物理版圖(GDS文件)與電路原理圖(Schematic文件)中的連接性和各類參數(shù)通過EDA工具進行比較，來驗證邏輯電路與版圖在功能上的一致性。通常LVS檢查分為兩個步驟，首先對設(shè)計的layout版圖文件進行參數(shù)抽取，生成對應(yīng)的網(wǎng)表(Spice list)；然后再與Schematic導(dǎo)出的網(wǎng)表(CDL文件)進行比較，設(shè)計者依據(jù)兩個網(wǎng)表的對比結(jié)果進行檢驗修正。通過LVS驗證，能夠確保設(shè)計原理圖與實際版圖的功能和參數(shù)完全一致，從而提升芯片的制造良率。
如圖2.2所示，(a)為NMOS的電路原理圖，(b)為NMOS的Layout版圖，分別導(dǎo)出CDL文件與抽取Spice list并進行比較，得到(c)中網(wǎng)表一致的結(jié)果，即為通過LVS驗證。
2.3 PEX
PEX(Parasitic Extraction，寄生參數(shù)提取)，所謂寄生參數(shù)是指在電子器件或電路中，由于物理特性而產(chǎn)生不必要的電容、電感和電阻，這些參數(shù)的存在會影響器件和電路的正常功能，所以對電路進行功能仿真是必要的。電路仿真分為前仿真和后仿真，前仿真是在理想條件下(即沒有任何寄生參數(shù))對電路的功能性仿真；后仿真則是針對實際電路進行功能仿真，由于在設(shè)計版圖中器件本身、器件之間的互連線中存在著大量的寄生參數(shù)，如圖2.3所示，而且在不同的PVT(Power, Voltage, Temperature)條件下這些寄生參數(shù)對電路功能的影響是不同的，為了保證設(shè)計的安全性，就需要評估這些寄生參數(shù)對電路的影響。
通常PEX需要在不同PVT條件下抽取電路的寄生參數(shù)，然后對電路進行后仿真，從而保證設(shè)計性能在不同條件下都達到要求。
2.4 Pcell
Pcell(Parameterized cell，參數(shù)化單元)，是一種圖形化的可編程單元，可以通過在自動化工具中輸入?yún)?shù)來產(chǎn)生不同形狀和尺寸的可重復(fù)使用電路單元。這里提到的參數(shù)就是CDF(Component Description Format)參數(shù)，能夠描述器件的參數(shù)及屬性，用戶可以創(chuàng)建和描述定制器件，如圖2.4所示MOS管。
Pcell的產(chǎn)生可以通過兩種方法來實現(xiàn)，一是使用Virtuoso GUI界面創(chuàng)建，適合初學(xué)者使用；另外一種就是可以通過SKILL語言編寫，該方法創(chuàng)建Pcell比較靈活，但對SKILL語言編程能力的要求較高。
由于Pcell所對應(yīng)的版圖設(shè)計已經(jīng)通過物理驗證，利用EDA工具快速插入版圖數(shù)據(jù)，可以大大提高設(shè)計效率，加快產(chǎn)品的開發(fā)速度。
2.5 Spice Model
Spice Model是PDK中的仿真器件模型，電路設(shè)計完成時，將仿真模型參數(shù)輸入到EDA工具提供的仿真器(Hspice, Specture)中，并與底層Spice (Simulation Program with Integrated Circuit Emphasis，電路仿真軟件)進行交互，用于仿真和分析電路的性能。這些模型包括了器件的電氣特性，如電阻、電容、電感等，以及它們隨電壓和電流變化的響應(yīng)。
在實際電路設(shè)計中，需要使用Foundry提供的工藝庫模型。在進行網(wǎng)表編寫時，必須在器件的描述語句中加上所使用器件的模型名，并通過.lib語句調(diào)用工藝庫文件，實現(xiàn)仿真功能。如果沒有Foundry提供的工藝庫模型，那么設(shè)計者就需要根據(jù)器件信息通過.MODEL語句自定義模型，在仿真過程中Hspice程序就會調(diào)用該器件的模型，如圖2.5所示。
2.6 DFM
DFM(Design for Manufacture，可制造性設(shè)計)，目的是優(yōu)化產(chǎn)品設(shè)計，使其更易于制造，并盡可能地減少制造過程中出現(xiàn)問題的可能性，最大程度地提高產(chǎn)品的制造效率、降低成本，同時保證產(chǎn)品質(zhì)量。
在后端物理驗證環(huán)節(jié)，或者在PDK中，典型的DFM主要是Dummy Fill，其主要目的是為整個芯片提供均勻的填充密度，以減少工藝過程中的許多問題，例如蝕刻不均勻、化學(xué)機械研磨過程中的表面不平整等，避免制造過程中的各種問題來提高芯片良率。
3、PDK在芯片設(shè)計各環(huán)節(jié)的深度應(yīng)用
通常一個數(shù)字芯片的研發(fā)過程可以分成需求分析、電路設(shè)計、物理布局、電路驗證、芯片制造、芯片測試和芯片發(fā)布七個步驟，如圖3.1所示，PDK的使用貫穿了芯片設(shè)計的全流程，在不同階段起著不同的作用。通過PDK確保了芯片設(shè)計和Foundry流片工藝的一致性，降低設(shè)計風(fēng)險的同時，也大大提高了芯片設(shè)計的效率。
4. PDK的效率革命-EDA賦能
在早期階段，PDK主要是針對特定領(lǐng)域或特定產(chǎn)品的基本工具集合，包括一些基本的設(shè)計軟件和文檔。隨著集成電路技術(shù)的迅速發(fā)展，PDK開始變得更加復(fù)雜和全面，F(xiàn)oundry和設(shè)計公司需要提供更加完善的PDK，用來支持設(shè)計工程師在不同工藝節(jié)點上進行芯片設(shè)計。90年代末到21世紀初進入數(shù)字化革命，EDA(Electronic Design Automation，電子自動化設(shè)計)工具供應(yīng)商和Foundry緊密合作，開發(fā)了功能更全面、驗證效率更高的工具，逐步提高了PDK開發(fā)的自動化程度，使得設(shè)計和驗證變得更加高效和精確。
前面提到，PDK可被視為連接Foundry和Fabless的橋梁，而EDA就是搭建這座橋梁的工具。PDK中的驗證文件、仿真文件、技術(shù)文件、庫文件等基于不同的EDA工具進行開發(fā)。目前在半導(dǎo)體行業(yè)中應(yīng)用范圍最廣，處于主導(dǎo)地位的三大EDA廠商分別是Synopsys、Cadence和Siemens EDA(前身為Mentor Graphics)，可用于DRC和LVS開發(fā)的EDA工具包括Cadence PVS、Synopsys ICV以及Mentor Calibre，可用于PEX的開發(fā)的工具有Cadence QRC、Synopsys StarRC以及Calibre xRC和xACT。
表4.1列出了臺積電N2節(jié)點在不同環(huán)節(jié)中采用的EDA工具，從表中可以看出，N2節(jié)點中用于PDK開發(fā)的EDA工具均來自以上三家公司。
5. PDK的發(fā)展現(xiàn)狀與未來
回顧PDK的發(fā)展歷程，可以歸結(jié)為四個階段：獨立開發(fā)、概念形成、標準化和人工智能。
早期芯片的設(shè)計和制造主要由幾家大公司完成，隨著行業(yè)的快速發(fā)展，獨立開發(fā)工藝資料的模式越來越局限，于是在設(shè)計和制造的緊密合作中逐漸形成了PDK的概念。2000年后，一些行業(yè)組織和標準化機構(gòu)推動了PDK的標準化工作，使得不同F(xiàn)oundry的PDK更加兼容，促進了行業(yè)內(nèi)部的合作和創(chuàng)新。最近幾年隨著人工智能和機器學(xué)習(xí)等技術(shù)的興起，對芯片性能、功耗和面積提出了更高的要求，隨著先進技術(shù)的快速迭代以及市場競爭的不斷加劇，PDK未來也將逐步地朝著更加自動化和智能化方向發(fā)展。
總的來說，PDK的發(fā)展歷史可以看作是半導(dǎo)體行業(yè)發(fā)展的一個縮影，它不斷適應(yīng)著技術(shù)和市場的變化，為芯片設(shè)計人員提供越來越豐富、可靠的工具和資源。
來源：且聽芯說
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