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硬件電路設(shè)計(jì)經(jīng)過(guò)長(zhǎng)期的總結(jié)，形成了很多固定的設(shè)計(jì)電路模塊，牢記這些模塊對(duì)硬件系統(tǒng)設(shè)計(jì)非常有效。能顯著提高設(shè)計(jì)的效率和降低出錯(cuò)的可能性。

硬件電路設(shè)計(jì)總結(jié)主要包括以下幾個(gè)主要的模塊：電源 模塊，存儲(chǔ)模塊，顯示模塊，和對(duì)外接口模塊。

1. 電源是系統(tǒng)的血脈，要舍得成本，這對(duì)產(chǎn)品的穩(wěn)定性和通過(guò)各種認(rèn)證是非常有好處的。

1)盡量采用∏型濾波，增加10uH電感，每個(gè)芯片電源管腳要接104旁路電容;

2)采用壓敏電阻或瞬態(tài)二極管，抑制浪涌;

3)模電和數(shù)電地分開(kāi)，大電流和小電流地回路分開(kāi)，采用磁珠或零歐電阻隔開(kāi);

4)設(shè)計(jì)要留有余量，避免電源芯片過(guò)熱，攻耗達(dá)到額定值的50%要用散熱片。

2. 輸入IO記得要上拉;輸出IO記得核算驅(qū)動(dòng)能力;

3. 不要在運(yùn)放輸出直接并接電容

在直流信號(hào)放大電路中，有時(shí)候?yàn)榱私档驮肼暎苯釉谶\(yùn)放輸出并接去耦電容。雖然放大的是直流信號(hào)，但是這樣做是很不安全的。當(dāng)有一個(gè)階躍信號(hào)輸入或者上電瞬間，運(yùn)放輸出電流會(huì)比較大，而且電容會(huì)改變環(huán)路的相位特性，導(dǎo)致電路自激振蕩，這是我們不愿意看到的。

正確的去耦電容應(yīng)該要組成RC電路，就是在運(yùn)放的輸出端先串入一個(gè)電阻，然后再并接去耦電容。這樣做可以大大削減運(yùn)放輸出瞬間電流，也不會(huì)影響環(huán)路的相位特性，可以避免振蕩。

4. 高速IO，布線過(guò)長(zhǎng)采用33毆電阻抑制反射;

接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。這樣信號(hào)質(zhì)量會(huì)好些。

5. 各芯片之間電平匹配;

各個(gè) PCB 板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如 A 板子有電源或信號(hào)送到 B 板子，一定會(huì)有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來(lái)控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。

6. 開(kāi)關(guān)器件是否需要避免晶體管開(kāi)關(guān)時(shí)的過(guò)沖特性;

7. 單板有可測(cè)試電路，能獨(dú)立完成功能測(cè)試;

8. 在電路板中添加測(cè)試點(diǎn)。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。

要有重要信號(hào)測(cè)試點(diǎn)和接地點(diǎn);

9. 避免高頻干擾，避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘?hào)和模擬信號(hào)之間的距離，或加 ground guard/shunt traces 在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。

如果每次的原理圖PCB設(shè)計(jì)，都能仔細(xì)的核對(duì)上面十點(diǎn)，將會(huì)提高產(chǎn)品設(shè)計(jì)的成功率，減少更改次數(shù)，縮短設(shè)計(jì)周期。

以上是整理的硬件工程師電路設(shè)計(jì)的九大模塊電路，掌握更多的電路模塊，有助于快速完成設(shè)計(jì)和迭代。