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一、集成電路與片上系統(tǒng)的發(fā)展

在現(xiàn)代集成電路制造中，隨著技術的不斷進步，芯片的集成度越來越高，這使得失效分析成為了確保產品可靠性和性能的關鍵步驟。特別是對于內嵌式存儲器，如電可擦可編程只讀存儲器（EEPROM），其結構的復雜性和高密度特性使得傳統(tǒng)的失效分析方法難以準確定位失效模式和機理。本文將重點介紹一種基于柵氧化層損傷的EEPROM失效分析方法，該方法能夠有效地定位和分析柵氧化層的微小缺陷，提高失效分析的成功率。

EEPROM基本單元結構示意圖

二、失效分析

首先，我們需要了解EEPROM的工作原理。EEPROM的工作原理基于浮柵隧道氧化層晶體管結構，通過電荷泵升壓電路產生的高壓電場，使得電荷能夠在浮柵和漏區(qū)之間通過隧穿效應自由移動。這種結構使得EEPROM能夠在浮柵中注入或釋放電子，從而改變MOS晶體管的閾值電壓，實現(xiàn)二進制數據的存儲。

失效分析首先進行無損分析，包括外部目檢、X射線檢查等，若未發(fā)現(xiàn)異常，則進行有損分析。在有損分析中，紅外發(fā)光顯微鏡（EMMI）是一種非常有效的工具。EMMI的工作原理是基于半導體內部電子躍遷過程中的紅外發(fā)光現(xiàn)象來進行缺陷定位。通過對比失效樣品和合格樣品的紅外EMMI圖像，我們可以發(fā)現(xiàn)失效樣品的EEPROM模塊區(qū)域存在異常亮點，這表明該區(qū)域發(fā)生了電子-空穴對復合的漏電現(xiàn)象。

失效樣品的紅外 EMMI 照片

接下來，我們采用物理去層及觀察的方法來確定漏電位置。去層過程通常采用反應離子刻蝕（RIE）方法去除鈍化層和絕緣介質層，而對于金屬層的去層，則可能采用手動研磨或離子束刻蝕（IBE）方法。在去層過程中，利用光學顯微鏡或掃描電子顯微鏡（SEM）進行觀察和檢測，可以發(fā)現(xiàn)漏電位置的晶體管部分通孔存在異常亮度，這表明下層電路存在漏電。

為了進一步確認漏電位置，我們采用電壓襯度（VC）技術。VC技術利用樣品表面電勢差異對其表面的二次電子發(fā)射率產生影響，通過調整樣品表面的二次電子發(fā)射，產生明暗對比明顯的圖像。通過VC圖像，我們可以確認某處晶體管的柵極存在漏電或短路情況。

失效樣品 FIB 剖面圖

聚焦離子束（FIB）切面分析是一種高精度的切割工具，它可以在微米甚至納米尺度上對芯片表面進行局部截面切割。金鑒實驗室提供的Dual Beam FIB-SEM業(yè)務，包括透射電鏡(TEM)樣品制備，材料微觀截面截取與觀察、樣品微觀刻蝕與沉積以及材料三維成像及分析等，進一步擴展了FIB技術的應用范圍。

通過FIB對VC發(fā)亮的區(qū)域進行切割，可以獲得晶體管的截面圖像。然而，由于FIB切割的幅度限制，可能無法發(fā)現(xiàn)尺寸較小的缺陷。

因此，采用化學刻蝕分析方法，利用多晶硅層和柵氧化層在氫氟酸中的不同反應速率，精確刻蝕多晶硅浮柵而保留柵氧化層。通過SEM觀察，確認柵氧化層擊穿損傷。

多晶硅層的 SEM 形貌

三、失效機理分析與結論

通過透射電子顯微鏡（TEM）對失效點的柵氧化層厚度進行測量，我們發(fā)現(xiàn)失效樣品的柵氧化層厚度相比于合格芯片薄2～3納米。由于柵氧化層厚度與存儲單元耐壓能力有直接關系，因此推斷是由于工藝波動導致失效樣品柵氧化層厚度偏低及耐壓能力下降，在長時間應用后出現(xiàn)柵氧化層被擊穿的問題。

刻蝕不同時間后的刻蝕效果 SEM 圖

本文提出的化學刻蝕分析方法為集成電路失效分析提供了一種新的、高效的解決方案。這種方法不僅成本低、操作簡便，而且能夠有效減少分析時間并提高失效分析的成功率。隨著集成電路技術的不斷進步，這種分析方法有望在更廣泛的應用領域中發(fā)揮重要作用，為提高集成電路的質量和可靠性做出貢獻。