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閂鎖效應(yīng)存在于體CMOS集成電路中，它一直是CMOS集成電路可靠性的一個(gè)潛在的嚴(yán)重問題，隨著CMOS技術(shù)的不斷發(fā)展，器件的尺寸越來越小，同時(shí)器件間的間距也越來越小，集成電路的器件密度越來越大，集成電路的閂鎖效應(yīng)變得越來越嚴(yán)重，特別是在輸入輸出電路。

在CMOS集成電路中，形成MOS晶體管的同時(shí)也會(huì)形成相應(yīng)的寄生雙極晶體管結(jié)構(gòu)。在PMOS中，源和漏的重?fù)诫sp+型有源區(qū)，N阱（N-Well）擴(kuò)散區(qū)和P型襯底（P-sub）會(huì)形成縱向寄生的PNP結(jié)構(gòu)；在NMOS中，源和漏的重?fù)诫sn+型有源區(qū)，P阱（P-Well）擴(kuò)散區(qū)和PMOS的N阱擴(kuò)散區(qū)會(huì)形成橫向寄生的NPN結(jié)構(gòu)。在正常情況下，寄生的BJT都是截止的；當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，該BJT的發(fā)射結(jié)正偏，電流反饋到另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通進(jìn)入閂鎖狀態(tài)。圖1是典型CMOS器件剖面圖及其寄生效應(yīng)等效電路圖。

圖1 典型CMOS器件剖面圖及其寄生效應(yīng)等效電路圖

在正常情況下，這些寄生雙極晶體管都是截止的，即高阻阻塞態(tài)，寄生雙極晶體管組成的電路在高阻阻塞態(tài)下，它們具有很高的阻抗，漏電流非常小。但是在一定的觸發(fā)條件下，寄生雙極晶體管組成的電路會(huì)被觸發(fā)進(jìn)入低阻閂鎖態(tài)。

如果觸發(fā)條件去除后，這些寄生的雙極晶體管仍然能保持低阻閂鎖態(tài)，那么此時(shí)低阻閂鎖態(tài)是可持續(xù)的，電壓信號(hào)足以維持低阻閂鎖態(tài)，把這種現(xiàn)象稱為自持，自持就是一旦兩個(gè)寄生雙極晶體管導(dǎo)通后，在VDD和VSS之間形成低阻通路形成大電流，并且產(chǎn)生正反饋回路使兩個(gè)寄生雙極晶體管一直導(dǎo)通，電路在電源VDD和地VSS之間一直保持低阻通路；如果觸發(fā)條件去除后，寄生雙極晶體管從低阻閂鎖態(tài)恢復(fù)到高阻阻塞態(tài)，那么低阻閂鎖態(tài)是暫時(shí)的不可持續(xù)的，電壓信號(hào)不足以維持低阻閂鎖態(tài)，寄生雙極晶體管組成的電路不具有自持能力。

閂鎖效應(yīng)的發(fā)生的條件：

1）QNPN和QPNP寄生BJT都導(dǎo)通，在VDD和VSS之間產(chǎn)生低阻抗通路，詳見圖1紅色虛線；

2）兩個(gè)晶體管反饋回路增益的乘積大于1（β1×β2≥1），β1為QPNP的基極到集電極的電流增益，β2為QNPN的基極到集電極的電流增益。

注：從傳輸線脈沖TLP（TransmissionLine Pulse）I-V曲線的角度解釋閂鎖效應(yīng)會(huì)更清晰，有興趣的同學(xué)可以搜索學(xué)習(xí)。

當(dāng)電路一旦發(fā)生閂鎖效應(yīng)，可能形成大電流，假如沒有限流機(jī)制，低阻閂鎖態(tài)產(chǎn)生大電流可能將PN結(jié)或者鋁線燒毀，因此就算低阻閂鎖態(tài)是暫時(shí)的，如果沒有限流機(jī)制，也會(huì)造成電路永久失效，這種情況也可以認(rèn)為電路發(fā)生了閂鎖效應(yīng)。所以閂鎖效應(yīng)具有兩種形式：一種是具有自持能力的閂鎖效應(yīng)，此時(shí)無論閂鎖效應(yīng)有沒有造成芯片損毀，它都會(huì)導(dǎo)致CMOS芯片無法正常工作；第二種是不具有自持能力的閂鎖效應(yīng)，低阻閂鎖態(tài)只是暫時(shí)的，但是此時(shí)的低阻閂鎖態(tài)會(huì)產(chǎn)生大電流燒毀芯片，它也閂鎖效應(yīng)的一種形式。閂鎖效應(yīng)最易發(fā)生在易受外部干擾的輸入輸出電路，也偶爾發(fā)生在內(nèi)部電路；閂鎖有時(shí)會(huì)導(dǎo)致芯片燒毀，有時(shí)解除閂鎖條件后又能恢復(fù)正常（主要看電路有沒有限流，造成芯片永久性失效的通常為熱失效）。

發(fā)生閂鎖的常見條件：    

1）輸入輸出電路發(fā)生閂鎖的原因一般是輸入或輸出引腳信號(hào)的上沖/下沖；

2）內(nèi)部電路發(fā)生閂鎖的原因一般是芯片在高溫條件下寄生雙極晶體管漏電流過大觸發(fā)閂鎖條件發(fā)生自持。