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嘉峪檢測網(wǎng) 2024-11-19 11:56
芯片對更高速度的持續(xù)需求迫使越來越多的能量流經(jīng)越來越小的器件，這增加了電流密度，并威脅到芯片的長期可靠性。雖然這一問題已被廣泛理解，但在尖端器件設(shè)計中，這種問題越來越難以解決。
特別值得關(guān)注的是*電遷移*問題。在使用多個小芯片（chiplets）的先進(jìn)封裝中，這一問題愈發(fā)嚴(yán)重。在這些封裝中，各種鍵合和互連方案導(dǎo)致材料和幾何結(jié)構(gòu)發(fā)生突變。例如，電子可能從銅導(dǎo)線移動到SAC（錫-銀-銅）焊點，再到基于鎳的凸點下金屬（underbump metal），最后到中介層的銅墊上。這可能導(dǎo)致原子發(fā)生遷移，從而導(dǎo)致焊點或高密度扇出封裝中的銅重分布層發(fā)生故障。
電遷移（Electromigration）是由于導(dǎo)體（通常為銅）中電流流動產(chǎn)生的“電子風(fēng)”導(dǎo)致金屬原子遷移的現(xiàn)象。當(dāng)電流密度足夠高時，金屬會沿電流方向擴(kuò)散，在下游形成微小的凸起，同時留下空隙或孔洞。當(dāng)電遷移足夠嚴(yán)重時，會導(dǎo)致以下兩種失效形式：一是由于導(dǎo)線的嚴(yán)重變薄導(dǎo)致斷路（開路），二是由于凸起橋接相鄰導(dǎo)線導(dǎo)致短路。電遷移是一種擴(kuò)散控制的機(jī)制，可以表現(xiàn)為三種形式——體擴(kuò)散、晶界擴(kuò)散或表面擴(kuò)散，具體取決于金屬的性質(zhì)。例如，鋁主要通過晶界擴(kuò)散遷移，而銅則傾向于在表面或晶界上遷移。
在半導(dǎo)體行業(yè)的大部分歷史中，電遷移主要是一個芯片內(nèi)問題，但得益于可靠性工程師的努力，芯片內(nèi)電遷移的問題已基本得到控制。然而，隨著先進(jìn)封裝技術(shù)的迅速發(fā)展（包括硅通孔（TSV）、具有重分布層（RDL）的扇出封裝以及銅柱凸點的應(yīng)用），電遷移已成為封裝層面上的主要威脅。先進(jìn)封裝導(dǎo)致封裝密度增加、封裝尺寸減小，同時互連結(jié)構(gòu)的尺寸也在縮小，因此電流密度現(xiàn)在非常接近每個電遷移設(shè)計規(guī)則規(guī)定的最大電流密度限制。
在封裝裝配和使用過程中，任何可能施加的額外應(yīng)力（無論是機(jī)械應(yīng)力還是熱應(yīng)力）都會誘發(fā)或加速電遷移。總體來說，電遷移由于溫度和應(yīng)力的影響會變得更糟，而這兩點在先進(jìn)封裝中都得到了強(qiáng)化。電遷移是累積性的，也就是說它會整合芯片整個生命周期內(nèi)的所有高溫和應(yīng)力，直到某一互連結(jié)構(gòu)出現(xiàn)斷裂或短路。更高的加工溫度和運行溫度會加劇這一問題，但它的嚴(yán)重程度也取決于在這些溫度下的持續(xù)時間。
事實上，*熱通道*可能是通往終極封裝——3D-IC的過程中面臨的最大挑戰(zhàn)之一。電遷移對溫度非常敏感，根據(jù)熱分布圖，電源完整性必須適應(yīng)你的局部溫度分布。當(dāng)你查看一塊芯片時，可以計算出它消耗了多少功率，但你無法準(zhǔn)確預(yù)測芯片會有多熱，因為‘這取決于很多因素’。比如它是放在冷板上，還是暴露在撒哈拉的陽光下？這些都涉及系統(tǒng)性問題，因此多物理場建模對理解這些相互依賴的效應(yīng)非常重要。
熱工程還包括將熱量從最易失效的點（如焊點）移開。有效的熱管理對焊點的可靠性至關(guān)重要，工程師們正在采用熱界面材料和先進(jìn)的散熱解決方案等熱增強(qiáng)技術(shù)，以確保焊點不會承受過度的溫度相關(guān)應(yīng)力。工程師們正在研究新材料，同時優(yōu)化現(xiàn)有材料的使用，以盡量減少電遷移的可能性。半導(dǎo)體封裝工程師正在實施一系列措施，以提高焊點的可靠性并最大化焊點的產(chǎn)量。這些策略包括開發(fā)用于焊點和凸點下金屬的新材料，優(yōu)化焊點的尺寸、間距和形狀以提高可靠性，采用先進(jìn)的工藝控制方法以減少變異并最大化產(chǎn)量，以及對可靠性進(jìn)行模擬和建模。
需要特別注意的是，電遷移是一個*失控的過程*。隨著電流密度或溫度的增加，電遷移加劇，從而提高電流密度，導(dǎo)致更多金屬遷移，形成破壞性的反饋循環(huán)。
電遷移失效模式與允許電流密度
在聚酰亞胺材料中的銅重分布層（RDL）內(nèi)，當(dāng)電流通過RDL時，由于焦耳熱的產(chǎn)生，導(dǎo)體中的熱量會積累，影響性能。當(dāng)精細(xì)線條的銅RDL結(jié)構(gòu)（<5nm線寬和間距）的所需電流密度和焦耳熱溫度增加時，自發(fā)熱被認(rèn)為是高密度扇出封裝可靠性的重要因素。
高密度扇出技術(shù)是一種新興技術(shù)，其縮放比比晶圓級扇出封裝更激進(jìn)。通過鉭/銅種子層制備的3µm厚三層銅RDL被填充聚酰亞胺、銅柱沉積、芯片粘合和塑封。Kwon團(tuán)隊在不同的電流密度和溫度下測試了2µm和10µm RDL，直到電阻增加100%（表示EM失效），但允許的最大電流密度對應(yīng)于電阻增加20%。失效模式分為兩個階段：首先是孔洞的形成與生長，其次是銅的還原和氧化。確定激活能（Ea）和電流密度指數(shù)值，這些結(jié)果對未來RDL設(shè)計具有指導(dǎo)意義。
與此同時，ASE研究團(tuán)隊最近演示了如何評估電遷移對高功率汽車應(yīng)用中倒裝芯片四方扁平無引腳（FCQFN）封裝中銅柱互連的影響。這種多層銅柱焊點具有Cu/Ni/Sn1.8Ag配置，與鍍銀銅引線框架鍵合，并在10 kA/cm²電流密度和150°C、160°C、180°C溫度的極端電遷移條件下進(jìn)行了*原位電阻測量*。
實驗顯示，電遷移失效與Cu/焊料界面的金屬間化合物和孔洞的形成有關(guān)，表現(xiàn)為電阻的快速上升。研究團(tuán)隊基于Black型EM方程并遵循JEDEC標(biāo)準(zhǔn)，建立了互連結(jié)構(gòu)的EM預(yù)測模型，并設(shè)計了五種測試條件。
通過對樣品壽命的統(tǒng)計計算，ASE團(tuán)隊確定了FCQFN封裝中銅柱互連的激活能為*1.12 ± 0.03 eV*。在*105°C工作溫度*下，以0.1%失效率持續(xù)10年的銅柱互連最大允許電流為*2A以上*。
電遷移設(shè)計與制造抗性
在先進(jìn)器件中構(gòu)建電遷移抗性，首先需要在電路設(shè)計中僅使用符合電遷移要求的線寬。這種設(shè)計需要基于互連結(jié)構(gòu)在設(shè)備生命周期中經(jīng)歷的電流密度和熱分布情況。電遷移的緩解還要求在工藝和材料工程方面確保耐用性，例如BGA封裝下銅柱焊點的耐久性。同時，還需要優(yōu)化裝配工藝窗口并實施嚴(yán)格的工藝控制，以防止設(shè)計規(guī)則的細(xì)微違規(guī)，這些違規(guī)可能在后續(xù)發(fā)展為電遷移失效。
隨著行業(yè)逐步邁向真正的*3D封裝*，并最終實現(xiàn)*3DIC*，建模與仿真工具在制造和裝配開始前，確定許多關(guān)鍵制造規(guī)范方面的作用顯得日益重要?？煽啃越Ｅc仿真工具正在用于更好地理解焊點結(jié)構(gòu)的可靠性，這種主動的方法有助于在問題出現(xiàn)之前識別潛在問題，從而使工程師能夠?qū)嵤╊A(yù)防措施。在系統(tǒng)層面進(jìn)行建模和仿真也將變得至關(guān)重要，以便理解多芯片系統(tǒng)在運行期間可靠性機(jī)制與熱、機(jī)械應(yīng)力之間的復(fù)雜相互作用。
對于堆疊芯片的電遷移而言，這是一個巨大的挑戰(zhàn)，局部的芯片間負(fù)載會導(dǎo)致特定區(qū)域的重復(fù)電流流動。這會產(chǎn)生局部熱量，增加電遷移的可能性，從而導(dǎo)致導(dǎo)線退化并產(chǎn)生更多熱量。因此，降低熱量問題對于確保電遷移的可靠性至關(guān)重要。如前所述，焊點可能成為電遷移可靠性失效的熱點。工程師們從焊點的尺寸、間距和形狀等方面精確優(yōu)化設(shè)計，以確保整個封裝的一致性和可靠性。這還包括采用創(chuàng)新的銅焊點結(jié)構(gòu)，以改善機(jī)械和電氣性能。
在倒裝芯片BGA和其他倒裝芯片應(yīng)用中，通常使用熱固性環(huán)氧樹脂作為底填材料，以減少焊點上的熱應(yīng)力。底填材料在為焊點提供機(jī)械支撐和熱穩(wěn)定性方面起著關(guān)鍵作用，工程師們正在開發(fā)具有改進(jìn)性能的先進(jìn)底填配方，例如改善的粘附性、導(dǎo)熱性和應(yīng)力緩解能力。
總結(jié)
由于電遷移對溫度的依賴性，隨著器件的持續(xù)縮放和系統(tǒng)集成商在先進(jìn)封裝中不斷增加不同功能的小芯片，電遷移成為必須關(guān)注和規(guī)劃的重要失效機(jī)制。在先進(jìn)技術(shù)中，電流密度現(xiàn)在已經(jīng)非常接近最大允許密度，任何會導(dǎo)致溫度升高的因素都構(gòu)成威脅。多芯片系統(tǒng)的設(shè)計者需要理解溫度的影響并設(shè)計出能夠散熱的系統(tǒng)。
References
JiHye Kwon, “Electromigration Performance Of Fine-Line Cu Redistribution Layer (RDL) For HDFO Packaging,” Semiconductor Engineering, Jan. 18, 2024, https://semiengineering.com/electromigration-performance-of-fine-line-cu-redistribution-layer-rdl-for-hdfo-packaging/
-Y. Tsai, et al., “An Electromigration Study of Cu Pillar Interconnects in Flip-chip QFN Packaging under Extreme Conditions for High-power Applications,” 2023 IEEE 25th Electronics Packaging Technology Conference (EPTC), Singapore, 2023, pp. 326-332, doi: 10.1109/EPTC59621.2023.10457564.
https://www.nature.com/articles/srep19314
https://www.mdpi.com/2072-666X/15/10/1207
https://semiwiki.com/eda/ansys-inc/4220-ansys-talks-about-multi-physics-for-thermal-analysis-at-designcon/
https://pure.tudelft.nl/ws/portalfiles/portal/103011287/PhD_dissertation_Zhen_Cui.pdf
https://eps.ieee.org/images/files/HIR_2021/ch14_sim.pdf
來源：芯系半導(dǎo)體
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