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嘉峪檢測網(wǎng) 2024-12-08 21:26
英特爾、臺積電和三星目前正在將其工藝推進至 1.8nm（18A）和 1.6nm（16A），采用全柵極晶體管（英特爾稱之為 RibbonFET），并進一步推進至 14A 節(jié)點。對于更遠的工藝，imec 一直在研究工藝路線圖上下一代互補場效應(yīng)晶體管 (CFET) 堆疊晶體管。下一步是標(biāo)準(zhǔn)單元，將 CFET 與布線相結(jié)合。
本周，imec 將在 2024 年 IEEE 國際電子設(shè)備會議 (IEDM) 上展示其 CFET 標(biāo)準(zhǔn)單元。標(biāo)準(zhǔn)單元包含兩行 CFET，中間有一個共享信號布線墻。根據(jù) imec 的設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 研究，這種雙行 CFET 架構(gòu)的主要優(yōu)勢是簡化了工藝，并顯著減少了邏輯和 SRAM 單元面積。與傳統(tǒng)的單行 CFET相比，新架構(gòu)允許將標(biāo)準(zhǔn)單元高度從 4T 降低到 3.5T 。
imec 還在 IEDM 上展示了這種雙排 CFET 架構(gòu)的一個關(guān)鍵構(gòu)建模塊：一個功能性單片 CFET，其背面直接接觸底部 pMOS 器件的源極/漏極，早在 6 月份他就對此進行了描述。該器件采用 EUV 背面圖案化構(gòu)建，可確保背面電源和信號布線密集，以及由正面、背面接觸和后續(xù)背面金屬層創(chuàng)建的源極/漏極之間緊密覆蓋（<3nm 精度）。半導(dǎo)體行業(yè)在制造單片 CFET 器件方面取得了長足的進步，這些器件有望在邏輯技術(shù)路線圖中取代全柵納米片 (NSH)。n 和 pFET 器件的堆疊與用于電力傳輸和信號布線的背面技術(shù)相結(jié)合，有望在功率、性能和面積 (PPA) 方面帶來優(yōu)勢。
然而，在電路層面，仍有多種選擇可以將 CFET 集成到標(biāo)準(zhǔn)單元中，以維持或增強預(yù)期的 PPA 優(yōu)勢。尤其具有挑戰(zhàn)性的是中線 (MOL) 連接，即將源極/漏極和柵極觸點連接到第一條金屬線（背面和正面）的互連，并確保電源和信號的頂部到底部連接。
(a) 單行 CFET 和 (b) 雙行 CFET 的概念表示。觸發(fā)器 (D 型觸發(fā)器或 DFF) 的布局顯示，從單行過渡到雙行 CFET 時，單元高度和面積減少了 24nm（或 12.5%）
從 DTCO 的一項比較標(biāo)準(zhǔn)單元架構(gòu)的研究中，imec 表明雙排 CFET 在 A7 邏輯節(jié)點的可制造性和面積效率之間實現(xiàn)了最優(yōu)平衡。這種新架構(gòu)從基單元開始，其中 CFET 的一側(cè)針對電源連接進行了優(yōu)化 - 包括一條電源軌 (VSS)，用于將電源從背面輸送到頂部器件，以及為底部器件提供直接背面連接。另一側(cè)針對信號連接進行了優(yōu)化，通過提供中間布線壁 (MRW) 來實現(xiàn)從上到下的連接。然后通過鏡像兩個基單元形成雙排 CFET 標(biāo)準(zhǔn)單元（具有兩排堆疊器件），這兩個基單元共享相同的 MRW 以實現(xiàn)信號連接。
“我們的 DTCO 研究表明，每 3.7 個 FET 共享一個 MRW 足以構(gòu)建邏輯和 SRAM 單元。與‘傳統(tǒng)’單行 CFET 相比，這使我們能夠?qū)?biāo)準(zhǔn)單元高度從 4T 進一步降低到 3.5T。這意味著 SRAM 單元的面積顯著減少 15%”，imec DTCO 項目總監(jiān) Geert Hellings 說道。
“與采用 A14 NSH 技術(shù)構(gòu)建的 SRAM 相比，基于雙行 CFET 的 SRAM 可使面積縮小 40% 以上，為 SRAM 提供了進一步的擴展路徑。”
雙排 CFET 還簡化了工藝，因為兩排 CFET 器件之間共用一個 MRW 溝槽。這樣就無需額外的高縱橫比通孔來連接頂部和底部器件（如果需要），從而降低了 MOL 工藝的復(fù)雜性和成本。
Hellings 表示：“自 7nm 技術(shù)節(jié)點以來，除了傳統(tǒng)的設(shè)備縮放之外，通過 DTCO 進行的標(biāo)準(zhǔn)單元優(yōu)化還提供了越來越大的節(jié)點到節(jié)點密度增加份額。”
“對于我們對 CFET 架構(gòu)的 DTCO 研究，我們從未來 CFET 工廠設(shè)想的工藝能力開始，以確保與行業(yè)相關(guān)的工藝流程。此外，我們通過在 imec 的 300 毫米潔凈室中進行的技術(shù)概念驗證來驗證我們的虛擬工廠概念。虛擬工廠和實際試驗線活動的結(jié)合是推進我們路線圖的關(guān)鍵一步。”
除了imec之外，我們也看到了英特爾的分享的新進展。
英特爾的三大突破
今天，英特爾代工技術(shù)研究團隊宣布了利用超硅材料（ beyond-silicon materials）、芯片互連和封裝技術(shù)等技術(shù)在二維晶體管技術(shù)方面取得的技術(shù)突破。該公司將在 2024 年 IEEE 國際電子設(shè)備會議 (IEDM) 上發(fā)表七篇自己的論文以及與 imec 等行業(yè)合作伙伴合作的兩篇論文，以展示其研究成果。
英特爾披露的信息包括一項新研究，該研究提高了全柵 (GAA) 晶體管的規(guī)模和性能，包括使用硅和使用超硅材料的原子級厚度 2D 晶體管。英特爾還概述了其減法釕技術(shù)，該技術(shù)可提高互連性能和可擴展性，最終實現(xiàn)晶體管之間更小的連線，以及一項芯片封裝突破，可將芯片到芯片的組裝吞吐量提高 100 倍。
英特爾技術(shù)研究團隊是英特爾代工廠的一部分，過去 50 年來，該團隊一直被稱為組件研究團隊。該團隊致力于開發(fā)近期商業(yè)化的產(chǎn)品，而不是英特爾實驗室的長遠計劃。技術(shù)研究團隊以為英特爾的許多基礎(chǔ)技術(shù)鋪平道路而聞名，最新的創(chuàng)新技術(shù)（如 PowerVia 背面供電和 RibbonFET 柵極環(huán)繞架構(gòu)）均源自該團隊。
互連擴展取得突破
隨著晶體管變得越來越小，連接它們的導(dǎo)線（互連線）也必須變得越來越小。銅是數(shù)十億納米級導(dǎo)線的首選材料，這些導(dǎo)線在芯片內(nèi)部復(fù)雜的 3D 網(wǎng)格中傳輸電力和數(shù)據(jù)。事實上，現(xiàn)代芯片內(nèi)部的互連線長達 50 英里。然而，縮小這些微觀導(dǎo)線的能力正在逐漸減弱，而且大多數(shù)替代方案不適合大批量生產(chǎn)。這是邁向更小工藝節(jié)點的關(guān)鍵障礙。
與您在家中用于電器的標(biāo)準(zhǔn)銅線非常相似，在晶體管之間傳輸電子的電線需要絕緣覆蓋層，以防止電子進入不該去的地方，但這會導(dǎo)致電線收縮的問題。
由于銅鑲嵌工藝的要求，縮小處理器中的互連線非常困難，銅鑲嵌工藝是一種用于制造互連線的添加工藝。首先，創(chuàng)建一個溝槽，然后在溝槽中沉積一個用作絕緣體的屏障。然后在屏障頂部放置一個種子層，以便進行銅電鍍；然后，在頂部沉積銅。然后拋光掉頂部多余的材料。
如上圖所示，減少銅的用量有助于使導(dǎo)線變細，但同時也會降低銅（本體）與阻擋層和種子層的比例，因此隨著導(dǎo)線的縮小，電阻率會呈指數(shù)級增加。這意味著導(dǎo)線承載的電流會減少，從而降低設(shè)備速度（以及其他影響）并影響電容。
英特爾技術(shù)研究團隊開發(fā)了一種適合大批量生產(chǎn)的工藝，該工藝使用釕代替銅，并使用氣隙（air gaps）代替屏障（barriers），后者是英特爾在 14nm 工藝節(jié)點中引入的一項技術(shù)。沒錯，不是使用物理絕緣屏障來讓電子移動到正確的位置，而是使用空氣作為絕緣體（空氣的介電常數(shù)約為 1.0），這也大大提高了電容（英特爾聲稱 14nm 的電容提高了 17%）。
英特爾尚未透露其減法釕（Subtractive Ruthenium）工藝的詳細細節(jié)，但一般來說，該工藝的實現(xiàn)方式是沉積釕，使用光刻膠圖案定義所需的互連形狀，然后蝕刻掉暴露的材料以留下圖案化的互連。我們肯定會在演示過程中了解更多細節(jié)。
英特爾表示，其帶有氣隙的減法釕工藝可在 25 納米以下間距（互連線之間的中心到中心距離）下提供高達 25% 的電容和匹配電阻。英特爾表示，其研究團隊“首次在研發(fā)測試工具中展示了一種實用、經(jīng)濟高效且適合大批量制造的帶有氣隙的減法釕集成工藝，該工藝不需要在通孔周圍設(shè)置昂貴的光刻氣隙禁區(qū)，也不需要需要選擇性蝕刻的自對準(zhǔn)通孔流程。”
英特爾計劃首先將這種技術(shù)用于間距最小的最關(guān)鍵層，而標(biāo)準(zhǔn)銅技術(shù)將用于不太敏感的上層。當(dāng)然，這也有利于其 PowerVia 背面供電。最終，這些較小的導(dǎo)線將能夠連接到較小的晶體管，英特爾表示，這項技術(shù)可能會在未來的英特爾代工廠節(jié)點中使用。
環(huán)柵（GAA）晶體管的突破
英特爾的 RibbonFET 是 FinFET 問世 13 年以來英特爾的首款新型晶體管設(shè)計。它是英特爾首款全柵 (GAA) 晶體管，首次亮相時采用 20A 和 18A 節(jié)點。它采用堆疊的納米片，完全被柵極包圍，而不是像 FinFET 那樣三面包圍鰭片。
現(xiàn)在，挑戰(zhàn)在于進一步縮小 GAA 設(shè)計，英特爾正在通過標(biāo)準(zhǔn)硅設(shè)計和使用新的 2D 材料來解決這一問題。借助標(biāo)準(zhǔn)硅，英特爾的晶體管披露顯示增強的全柵極 RibbonFET CMOS 縮放，柵極長度為 6nm，納米帶/納米片厚度為 1.7nm，同時提供改進的短通道效應(yīng)和更高的性能。
在第一面，右側(cè)的柵極長度與電子速度圖顯示了令人印象深刻的曲線?；脽羝虚g的表格顯示了與現(xiàn)有晶體管技術(shù)的比較，其中納米帶的 Tfin/Tsi（鰭片厚度/納米帶厚度）幾乎是 FinFET 中使用的鰭片厚度的兩倍。
最大的問題是，硅之后是什么？在 CFET 晶體管問世之后，GAA 的下一步是將 NMOS 和 PMOS 晶體管中使用的材料改為 2D 材料（厚度只有幾個原子）。第二張幻燈片概述了英特爾使用原子厚度的過渡金屬二硫化物 (TMD) 材料取得的進展，人們普遍認為，TMD 材料是硅之后使用的材料。
英特爾使用鉬基材料制造了柵極長度為 30nm 的 2D 全柵極 NMOS 和 PMOS 晶體管。英特爾聲稱，這一努力實現(xiàn)了“同類最佳的 NMOS 驅(qū)動電流”，比第二好的已發(fā)布結(jié)果提高了 2 倍。右側(cè)圖表顯示，該研究工具的表現(xiàn)優(yōu)于其他類似的 TMD 探索性研究。
英特爾的晶體管專題還回顧了過去 60 年的晶體管技術(shù)，并呼吁業(yè)界采取行動，開發(fā)在低于 300mV 的超低 Vdd（電源電壓）下工作的晶體管，這比今天的 1V 范圍大幅降低。這是 2030 年代和 2040 年代的延伸目標(biāo)。
值得一提的是，最近有一個關(guān)于Intel 18A工藝良率僅有10%的傳言。對此，英特爾的前CEO Pat Gelsinger回應(yīng)道：“將良率說成 % 是不合適的。大晶粒的良率較低，小晶粒的晶粒良率高。任何使用良率百分比作為半導(dǎo)體健康狀況的指標(biāo)而不定義芯片尺寸的人，都不了解半導(dǎo)體良率。良率以缺陷密度表示。”
先進封裝的突破
英特爾的新選擇層轉(zhuǎn)移 (SLT：Selective Layer Transfer) 技術(shù)能夠以極高的速度將整個芯片晶圓連接到另一個晶圓上 — 英特爾表示，SLT 可將芯片到芯片組裝過程的吞吐量提高 100 倍。借助 SLT，可以一次性將整個充滿芯片的晶圓連接到底層晶圓，并且可以選擇單個芯片進行鍵合，而其他芯片則可以排除。該技術(shù)使用無機紅外激光脫鍵合。
英特爾還指出，SLT“使超薄芯片具有更好的靈活性，與傳統(tǒng)的芯片到晶圓鍵合相比，可以實現(xiàn)更小的芯片尺寸和更高的縱橫比。”英特爾對這項新技術(shù)的描述并不完全清楚，所以我們希望從演示中了解更多信息。這似乎將成為使用重組晶圓的方法的絕佳替代方案。
英特爾還將受邀在 IEDM 上就未來的封裝解決方案發(fā)表演講。上面的幻燈片展示了 EMIB-T，此前從未披露過。提醒一下， EMIB 是英特爾的嵌入式多芯片互連橋，是 一種將芯片連接在一起的低延遲、低功耗和高帶寬互連。
英特爾透露，EMIB-T 代表 EMIB-TSV。此變體標(biāo)志著首個使用 TSV 通過橋接器發(fā)送信號（而不是將信號繞過橋接器）的 EMIB 實現(xiàn)。
參考鏈接
https://www.eenewseurope.com/en/imec-shows-double-row-cfet-standard-cell-for-a7-process-node/
https://www.tomshardware.com/pc-components/cpus/intel-looks-beyond-silicon-outlines-breakthroughs-in-atomically-thin-2d-transistors-chip-packaging-and-interconnects-at-iedm-2024
來源：Internet
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