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CDM（Charged Device Model）作為一種獨(dú)特的ESD（Electrostatic Discharge）模擬方式，與HBM（Human Body Model）和MM（Machine Model）有所區(qū)別。此模型專注于模擬電子設(shè)備在生產(chǎn)或物流環(huán)節(jié)中積累的靜電，在接觸地面或其他導(dǎo)電物體時(shí)引發(fā)的快速電荷釋放現(xiàn)象。CDM放電事件的特點(diǎn)是極其迅速的電流上升階段，通常在0.1至0.5納秒之間，整個(gè)放電過程大約持續(xù)6至8納秒，其電流峰值相較于HBM模型在相同ESD條件下可達(dá)到數(shù)倍之高。

CDM測(cè)試裝置

CDM測(cè)試裝置主要由一個(gè)與高壓電源相連的充電板Field Plate和一個(gè)接地的Pogo pin構(gòu)成，Pogo pin能夠在待測(cè)IC（DUT）的引腳間移動(dòng)，以模擬實(shí)際的ESD事件。圖1展示了實(shí)際的測(cè)試模塊，而圖2則為等效電路圖，其中CDUT代表DUT與場(chǎng)板之間的電容，CDG代表DUT與地平面之間的電容，CFG代表場(chǎng)板與地平面之間的電容。

圖1：實(shí)際測(cè)試各模塊

圖2：等效電路

（CDUT是DUT和場(chǎng)板間的電容，CDG是DUT和地平面間的電容，CFG是場(chǎng)板和地平面間電容。）

CDM測(cè)試規(guī)范

在CDM測(cè)試規(guī)范統(tǒng)一化之前，存在多個(gè)參考標(biāo)準(zhǔn)，包括JESD22-C101、ESDA S5.3.1、AEC Q100-011和EIAJ ED-4701/300-2等，這些標(biāo)準(zhǔn)在校準(zhǔn)平臺(tái)、示波器帶寬和波形驗(yàn)證參數(shù)等方面存在差異。

技術(shù)進(jìn)步帶來了晶體管性能的提升和更高的IO性能需求。隨著IC芯片對(duì)高速IO的需求增加，以及在單一封裝中集成更多功能的趨勢(shì)，封裝尺寸的增加對(duì)維持JEP157中推薦的CDM放電級(jí)別提出了挑戰(zhàn)?？紤]到不同測(cè)試設(shè)備的充電電阻差異，ESD協(xié)會(huì)（ESDA）在2020年的路線圖中建議可能需要重新評(píng)估CDM放電目標(biāo)級(jí)別。

圖3：歷年來CDM放電的目標(biāo)級(jí)別

圖4：CDM ESD目標(biāo)級(jí)別的分布預(yù)期的變化

CDM測(cè)試標(biāo)準(zhǔn)調(diào)整的原因

JEP157標(biāo)準(zhǔn)中對(duì)CDM放電能力要求的降低反映了幾個(gè)關(guān)鍵因素：

1. IC元件引腳數(shù)量和封裝尺寸的顯著增加

在固定的預(yù)充電壓下，限制了芯片的CDM放電能力，尤其是封裝尺寸。引腳數(shù)量和封裝尺寸的增加意味著IC能夠存儲(chǔ)更多的電荷，導(dǎo)致CDM放電時(shí)峰值電流迅速上升。因此，在相同的峰值電流限制下，引腳數(shù)量和尺寸的增加會(huì)導(dǎo)致CDM能力的降低。

2. IC工藝技術(shù)的進(jìn)步導(dǎo)致CDM放電能力的降低

隨著工藝尺寸的縮小，CDM放電能力顯著降低。工藝尺寸的縮小使得有源器件變得更小、更脆弱，金屬互連變得更薄、電阻性增加，降低了ESD保護(hù)電路的魯棒性。這使得在相同的電流水平下，實(shí)現(xiàn)CDM保護(hù)變得更加困難。

3. 隨著高速數(shù)字、射頻模擬和其他性能敏感引腳的混合信號(hào)IC變得更加普遍，對(duì)ESD保護(hù)提出了新的要求

在高頻電路中，直接將ESD保護(hù)器件連接到I/O引腳可能會(huì)導(dǎo)致射頻功能的顯著降低，因此需要將射頻保護(hù)結(jié)構(gòu)與核心電路隔離。這通常通過在ESD保護(hù)器件和引腳之間插入并聯(lián)電感/電容網(wǎng)絡(luò)來實(shí)現(xiàn)，該網(wǎng)絡(luò)在低頻ESD事件中提供接近零的阻抗，在正常高頻操作中提供高阻抗。致力于為客戶提供專業(yè)的ESD測(cè)試服務(wù)，幫助他們理解和評(píng)估其產(chǎn)品在面對(duì)靜電放電時(shí)的表現(xiàn)，并提供針對(duì)性的解決方案，以確保其產(chǎn)品具有足夠的可靠性和穩(wěn)定性。