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近日，美國半導體初創(chuàng)公司 Zero ASIC 宣布推出世界上第一款開放標準 eFPGA IP 產(chǎn)品Platypus。據(jù)他們所說，Platypus 是第一個也是唯一一個具有以下特點的商業(yè) eFPGA IP 產(chǎn)品，是一個100%開放和標準化的FPGA架構(gòu)、100% 開源 FPGA 比特流格式、100% 開源 FPGA 開發(fā)工具。

 

資料顯示，Zero ASIC 是一家位于馬薩諸塞州劍橋的半導體初創(chuàng)公司。該公司的使命是通過芯片和自動化實現(xiàn)硅片的普及。Zero ASIC 正在構(gòu)建世界上第一個可組合芯片平臺，使數(shù)十億個獨特的硅片系統(tǒng)能夠在數(shù)小時內(nèi)從現(xiàn)成的芯片目錄中組裝出來。

 

如圖所說，Zero ASIC 正在構(gòu)建世界上第一個可組合芯片平臺，該平臺能夠從現(xiàn)成的芯片目錄中在數(shù)小時內(nèi)組裝數(shù)十億個獨特的硅系統(tǒng)，擁有以下特征：

 

標準化芯片——首次演示完全標準化的芯片，支持 O(m^n) 系統(tǒng)排列（m=庫大小，n=基板插座）。

 

智能基板——有源 3D 硅基板將計算和網(wǎng)絡分離，實現(xiàn)類似樂高的系統(tǒng)組合。

 

世界領(lǐng)先的能源效率——低于 0.1 pj/bit 的芯片通信效率。

這個可擴展處理器 IP 生成器平臺能夠根據(jù)每個應用程序快速生成定制的 FPGA、CPU、NOC 和 DSP，以滿足最嚴格的系統(tǒng)要求。

 

自動化——按下按鈕即可實現(xiàn) 100% 自動 IP 生成；

 

可擴展——性能從邊緣可擴展到數(shù)據(jù)中心。

 

成熟——我們的 IP 生成器已用于 65nm、28nm、16nm 和 12nm 芯片的流片。

為了降低定制 ASIC 的門檻，Zero ASIC 開發(fā)了開源硬件編譯平臺SiliconCompiler。

 

經(jīng)過實戰(zhàn)檢驗——經(jīng)過硅驗證的流程支持大量開源和專有 EDA 工具和 PDK。

 

24 小時流片周期——優(yōu)化的云規(guī)模構(gòu)建基礎(chǔ)設(shè)施可實現(xiàn)快速的設(shè)計周期。

 

確定性——標準化清單和設(shè)計即代碼方法能夠保證編譯確定性。

 

開源——沒有鎖定或隱藏的議程！

 

公司的Switchboard數(shù)字孿生平臺可實現(xiàn)近乎實時的仿真，讓團隊能夠在投入昂貴的制造周期之前優(yōu)化系統(tǒng)硬件和軟件。

 

快速地——與領(lǐng)先的商業(yè)模擬器相比，我們的芯片優(yōu)化數(shù)字孿生平臺可使構(gòu)建和運行時間提高一個數(shù)量級。

 

可擴展——我們對延遲不敏感的特點可實現(xiàn)晶圓級設(shè)計及更大規(guī)模的設(shè)計。

 

靈活的——標準化模型接口有利于高級模型（例如 QEMU）、周期精確的 RTL 模擬器（例如 Verilator）和硬件在環(huán)系統(tǒng)（例如 AWS F1 FPGA）之間的無縫轉(zhuǎn)換。

在他們看來，這款產(chǎn)品將重塑 ASIC 設(shè)計:

 

步驟 1：模擬——利用Digital Twin平臺優(yōu)化硬件和軟件。

 

步驟 2：原型——構(gòu)建基于快速小芯片的原型。

 

步驟 3：優(yōu)化——根據(jù)市場反饋優(yōu)化芯片組成。

 

步驟 4：進入市場——下達生產(chǎn)采購訂單并開始制造。

 

最后獲得利潤！

如他們所說，過時是航空航天、國防、醫(yī)療保健、通信、汽車和工業(yè)應用中基于 FPGA 的系統(tǒng)的一個關(guān)鍵問題，這些系統(tǒng)的使用壽命為 10 至 50 年。例如，以 F-35 戰(zhàn)斗機的開發(fā)為例，它始于 1997 年，直到 2021 年才全面投入生產(chǎn)。在此期間，晶體管密度增加了 10,000 倍，F(xiàn)PGA 行業(yè)推出了六代新架構(gòu)。半導體技術(shù)的不斷發(fā)展與基礎(chǔ)設(shè)施開發(fā)周期緩慢之間的這種不匹配導致美國軍方估計有 500 億至 700 億美元的過時相關(guān) NRE 成本，而所有替換半導體零件中有 15% 是假冒的。

 

自 20 世紀 80 年代 FPGA 誕生以來，商用 FPGA 產(chǎn)品變得越來越復雜、標準化程度越來越低、透明度越來越低，加劇了與零件過時和假冒相關(guān)的問題。在最好的情況下，F(xiàn)PGA 設(shè)備或 eFPGA IP 核的停產(chǎn)通知需要重新設(shè)計整個子系統(tǒng)。在最壞的情況下，這可能會導致整個程序的終止。

 

解決 FPGA 過時和假冒問題的下一個合理步驟是擺脫單一來源部件并建立一套開放標準的 FPGA 架構(gòu)，類似于為存儲器和無源元件創(chuàng)建的成功標準。

 

過去 25 年來，人們曾多次嘗試開放 FPGA。1997 年5 月，通用布局布線 (VPR) 開源 FPGA 研究平臺問世，自此幫助降低了高質(zhì)量、可重復的 FPGA 研究的門檻。遺憾的是，VPR 仍然只是一個研究工具，商用 FPGA 仍然沒有完全開放的 RTL 到位流程。

 

為了解決缺乏完全開放的 FPGA 設(shè)備的問題，DARPA 于 2018 年資助了 OpenFPGA 和 PRGA  FPGA 生成器研究項目。雖然這些開源生成器促進了幾種學術(shù)芯片的流片，但最終的設(shè)計既沒有標準化，也沒有商業(yè)化。

 

為了規(guī)避 FPGA 不透明的問題，人們采取了不同的方法，對商用 FPGA 進行逆向工程。然而，隨著 FPGA 復雜性隨著摩爾定律的推移而激增，這項任務變得越來越困難和昂貴。

 

盡管做出了這些努力，但截至目前，市場上仍然沒有一款開放、標準化的商業(yè) FPGA 產(chǎn)品。

 

隨著 Platypus eFPGA 系列的推出，Zero ASIC 通過在開源 Apache 許可下公開發(fā)布其商用 Z1000 eFPGA IP 的完整架構(gòu)描述和比特流格式，向標準化 FPGA 邁出了重要的一步，目標是使其成為一個開放標準。

 

從歷史上看，開放標準已被證明是防止過時和掠奪性定價策略的有效方法。值得注意的無處不在的開放硬件標準包括 RISC-V ISA、IEEE 以太網(wǎng) PHY、JEDEC 存儲器、無源封裝（例如 0603、0805）、PCIe 和 USB。就像 RISC-V 一樣，創(chuàng)建開放標準并不意味著實現(xiàn)必須是開源的。下表說明了成功的 RISC-V ISA 標準與擬議的 FPGA 方法之間的相似之處。

RISC-V ISA 最初是加州大學伯克利分校的一個不起眼的研究項目，第一份規(guī)范于 2011 年發(fā)布。2014 年，David Patterson 和 Krste Asanovic 提出了令人信服的論據(jù)，闡述了 ISA 應該免費的原因，從而引發(fā)了 RISC-V 運動。十年后，RISC-V 現(xiàn)在每年出貨量達數(shù)十億臺設(shè)備。

 

“開發(fā)開放標準的 FPGA 架構(gòu)和符合標準的組件生態(tài)系統(tǒng)將徹底改變基于 FPGA 的系統(tǒng)設(shè)計，就像 RISC-V 改變了 CPU 設(shè)計一樣。就像 RISC-V 一樣，市場動態(tài)將決定開放標準的潛在優(yōu)勢是否能克服供應商鎖定的現(xiàn)狀慣性。” —Andreas Olofsson說。

 

本文轉(zhuǎn)載自：半導體行業(yè)觀察