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嘉峪檢測(cè)網(wǎng) 2025-05-10 10:46
一、測(cè)試目的
DDR3的測(cè)試分為三類：
1、直流參數(shù)測(cè)試（DC Parameter Testing）：校驗(yàn)工作電流、電平、功率、扇出能力、漏電流等參數(shù)特性。內(nèi)存的工作電流與功耗、負(fù)載有關(guān)，工作電流過(guò)高時(shí)，將造成功耗過(guò)高，給系統(tǒng)造成的負(fù)載過(guò)大，嚴(yán)重情況下將造成系統(tǒng)無(wú)法正常工作。存儲(chǔ)芯片也存在漏電流，當(dāng)漏電流超出閾值時(shí)可能造成系統(tǒng)無(wú)法正常工作。
2、交流參數(shù)測(cè)試（AC Parameter Testing）：檢測(cè)諸如建立時(shí)間、保持時(shí)間、訪問(wèn)時(shí)間等時(shí)間參數(shù)特性。
3、可靠性測(cè)試（Functional Testing）：測(cè)試存儲(chǔ)器件的邏輯功能是否正常。對(duì)存儲(chǔ)單元、讀出放大器、寫(xiě)驅(qū)動(dòng)器等產(chǎn)生的物理故障進(jìn)行檢測(cè)。另外，在存儲(chǔ)器裝配到電路板上以后，存儲(chǔ)器外圍互連線的故障也在規(guī)范要求的測(cè)試范圍內(nèi)。
二、存儲(chǔ)器測(cè)試規(guī)范總則
規(guī)則2.1：UT相關(guān)測(cè)試項(xiàng)要求主芯片工作在最重的負(fù)載狀態(tài)。
說(shuō)明：因?yàn)橹髌骷墓ぷ鳡顟B(tài)對(duì)其輸出信號(hào)的指標(biāo)影響很大，包括芯片內(nèi)部串?dāng)_，供電能力，SSN影響等，都對(duì)輸入到DDR3芯片的信號(hào)有影響，所以要求主芯片工作在重載狀態(tài)。
規(guī)則2.2：在對(duì)存儲(chǔ)器進(jìn)行測(cè)試時(shí)，如果發(fā)現(xiàn)故障，必須打印詳細(xì)的故障信息。
說(shuō)明：提供詳細(xì)的信息主要是為了方便定位故障，上報(bào)的信息包括但不限于：什么測(cè)試失敗，在哪個(gè)地址，寫(xiě)入什么數(shù)據(jù)，讀到什么數(shù)據(jù)等。如：上報(bào)數(shù)據(jù)線走步1測(cè)試失敗，在0x00000000地址，寫(xiě)入0x00000100，讀出0x00000000，則可以大致確定為D8相連的網(wǎng)絡(luò)有問(wèn)題，當(dāng)然僅憑這些信息還不能準(zhǔn)確的定位是存儲(chǔ)器側(cè)數(shù)據(jù)線故障還是與之?dāng)?shù)據(jù)線相連的其它芯片故障。
三、單元測(cè)試
噪聲/熱/功耗測(cè)試
此處定義芯片的最大功耗模式工作狀態(tài)
1、接近物理極限的的行切換速率
ACTIVATE/PRCHARGE命令實(shí)現(xiàn)行打開(kāi)及關(guān)閉，BANK內(nèi)行切換速率受限于Trc參數(shù)。行切換速率同時(shí)受限于控制器PHY的訪問(wèn)方式。行切換速度越高，芯片功耗越大。
2、接近物理帶寬的讀寫(xiě)訪問(wèn)
讀寫(xiě)速率取決于控制器性能及控制器訪問(wèn)方式。
3、所有BANK同時(shí)打開(kāi)其中一行，使用BANK交織的方式進(jìn)行讀寫(xiě)操作
不同BANK 行間的切換速率受限于Trrd參數(shù)
4、自刷新打開(kāi)
DDR3芯片自刷新瞬間電流很大，刷新周期38us左右，使用高采樣率ms級(jí)測(cè)試能夠?qū)⑺⑿旅處?lái)的噪聲捕獲到。
規(guī)則3.1.1：功耗，熱，噪聲測(cè)試要求芯片處于功耗最大狀態(tài)。
信號(hào)線測(cè)試
本節(jié)定義接口信號(hào)測(cè)試碼型:
1、芯片工作于最大功耗模式
參考3.1節(jié)要求，在3.1節(jié)要求基礎(chǔ)上提出更進(jìn)一步測(cè)試條件定義。
2、讀寫(xiě)均衡，按照芯片工作場(chǎng)景定義；
軟件實(shí)現(xiàn)如下配置的選擇：完全讀，完全寫(xiě)，1讀1寫(xiě)，N讀N寫(xiě)。
3、總線50%時(shí)間執(zhí)行SSN測(cè)試
在DDR3測(cè)試規(guī)范中，SSN（Simultaneous Switching Noise，同時(shí)切換噪聲） 是指當(dāng)多個(gè)信號(hào)線（如數(shù)據(jù)總線、地址總線或控制信號(hào)）在同一時(shí)刻切換電平時(shí)，由于電流突變和電源/地網(wǎng)絡(luò)的寄生電感效應(yīng)產(chǎn)生的瞬態(tài)噪聲。這種噪聲可能導(dǎo)致信號(hào)完整性下降，進(jìn)而引發(fā)時(shí)序錯(cuò)誤或邏輯誤判。
驗(yàn)證在以下場(chǎng)景中，信號(hào)和電源完整性是否滿足DDR3規(guī)范要求：
多信號(hào)同時(shí)切換 ：大量總線同時(shí)翻轉(zhuǎn)時(shí)產(chǎn)生的噪聲（如選項(xiàng)A、B）。
極端頻率覆蓋 ：確保從基頻（1x時(shí)鐘）到低頻諧波（1/5x時(shí)鐘）均無(wú)噪聲超標(biāo)（選項(xiàng)C）。
對(duì)定義A/B/C的詳細(xì)解讀
A. 全總線同步切換測(cè)試
操作：所有總線在同一時(shí)刻切換電平，數(shù)據(jù)碼流為交替的 010101 和 101010。
目的 ：模擬最惡劣的噪聲場(chǎng)景（所有信號(hào)同時(shí)翻轉(zhuǎn)），驗(yàn)證電源/地網(wǎng)絡(luò)能否承受最大瞬時(shí)電流變化，避免電壓跌落（IR Drop）或地彈（Ground Bounce）。
B. 部分總線切換測(cè)試
N-1總線切換，1條總線保持靜態(tài)（長(zhǎng)高/長(zhǎng)低）
操作：N-1條總線執(zhí)行SSN測(cè)試，1條總線（Xi）保持固定電平（高或低）。
目的 ：測(cè)試靜態(tài)信號(hào)線在周圍信號(hào)切換時(shí)是否受到串?dāng)_（Crosstalk），尤其是相鄰信號(hào)線的高頻噪聲耦合。
N-1總線切換，1條總線反向切換
操作：N-1條總線執(zhí)行SSN測(cè)試，1條總線（Xi）與其他信號(hào)反向切換。
目的：驗(yàn)證反向信號(hào)是否因共模噪聲（Common-Mode Noise）導(dǎo)致時(shí)序偏差或眼圖閉合。
C. 頻率覆蓋測(cè)試
要求 ：信號(hào)頻率需覆蓋基頻（1x時(shí)鐘）及其分頻（1/2x, 1/3x, 1/4x, 1/5x）。
目的：確保系統(tǒng)在不同頻率下的噪聲抑制能力，尤其是低頻場(chǎng)景（如低功耗模式）下電源濾波和去耦電容的有效性。
DDR3中SSN測(cè)試的關(guān)鍵點(diǎn)
電源完整性（PI）驗(yàn)證 ：測(cè)量電源網(wǎng)絡(luò)在SSN下的瞬態(tài)響應(yīng)（如電壓波動(dòng)ΔV）。
確保去耦電容（Decoupling Capacitor）布局合理，抑制高頻噪聲。
信號(hào)完整性（SI）驗(yàn)證 ：通過(guò)眼圖分析信號(hào)質(zhì)量（抖動(dòng)、上升/下降時(shí)間、過(guò)沖）。
檢查時(shí)序裕量（Timing Margin）是否滿足規(guī)范（如DDR3的tDS/tDH參數(shù)）。
測(cè)試方法 ：碼型生成器 ：發(fā)送特定碼流（如選項(xiàng)A的交替碼）模擬極端場(chǎng)景。
示波器/邏輯分析儀：捕獲信號(hào)波形和噪聲頻譜。
時(shí)域反射計(jì)（TDR）：定位阻抗不連續(xù)點(diǎn)（如過(guò)孔、連接器）。
對(duì)于SSN測(cè)試的定義：
A、所有總線同時(shí)刻處于某一電平標(biāo)準(zhǔn)，數(shù)據(jù)碼流為010101 101010時(shí)鐘碼流的SSN測(cè)試
B、N條總線Xn，N-1條SSN測(cè)試，1條Xi信號(hào)長(zhǎng)高，長(zhǎng)低；i∈{X0…..Xn}
N條總線Xn，N-1條SSN測(cè)試，1條Xi信號(hào)信號(hào)與其他信號(hào)反向；i∈{X0…..Xn}
C、要求信號(hào)頻率覆蓋1x時(shí)鐘頻率，1/2x時(shí)鐘頻率，1/3x時(shí)鐘頻率，1/4x時(shí)鐘頻率，1/5x時(shí)鐘頻率。
4、總線50%時(shí)間執(zhí)行PRBS測(cè)試
對(duì)于PRBS測(cè)試的定義：
A所有總線同時(shí)刻處于某一電平標(biāo)準(zhǔn)，數(shù)據(jù)碼流為PRBS碼流的SSN測(cè)試
A所有總線執(zhí)行獨(dú)立的PRBS碼流測(cè)試
5、地址線保證
地址線的測(cè)試條件和數(shù)據(jù)線一樣。
地址線速率比數(shù)據(jù)線速率低一半，關(guān)注重負(fù)載時(shí)候的時(shí)序指標(biāo)。
由于地址線實(shí)現(xiàn)類似數(shù)據(jù)線的要求難度很大，信號(hào)測(cè)試要求地址線有較頻繁操作即可（既每根地址線都有高頻率的01翻轉(zhuǎn)）。
規(guī)則3.2.1：對(duì)存儲(chǔ)器數(shù)據(jù)線進(jìn)行測(cè)試時(shí)，要求芯片工作于最大功耗模式?？偩€讀寫(xiě)均衡，測(cè)試碼型覆蓋SSN和PRBS測(cè)試。
建議3.2.1：信號(hào)測(cè)試使用眼圖測(cè)試，保證眼圖捕獲到各種碼型的疊加效果。高速信號(hào)使用差分探頭做小量信號(hào)抽測(cè)。
規(guī)則3.2.2：UT測(cè)試過(guò)程必須保證正常的訪問(wèn)，不能在訪問(wèn)出錯(cuò)的時(shí)候進(jìn)行。
初始化測(cè)試
1、上電初始化時(shí)序測(cè)試
1、/RESET、CKE、電源的處理
A、/RESET保持小于0.2 VDD，所有其余輸入信號(hào)狀態(tài)無(wú)關(guān)；
B、在電源穩(wěn)定后，/RESET保持至少200us低電平；
C、CKE在/RESET拉高前拉低，CKE拉低到/RESET拉高至少有10ns延時(shí)；
D、電源從300mV到VDDmin的時(shí)間應(yīng)小于200ms；
E、電源上升時(shí)，VDD>VDDQ，且（VDD-VDDQ）<0.3V；
2、/RESET拉高后，CKE需至少保持500us低電平再拉高。（這期間DRAM開(kāi)始內(nèi)部狀態(tài)初始化，這些操作獨(dú)立于外部時(shí)鐘）
3、CK、CKE的處理
A、CK、/CK在CKE ACTIVE前至少要穩(wěn)定tCKSRX（max[10ns，5tck]）；
B、保證CKE拉高到CLOCK的setup時(shí)間tIS；
C、在CKE ACTIVE前需要注冊(cè)一個(gè)NOP或Deselect命令，此命令也要保證tIS；
D、一旦CKE在/RESET后被拉高，CKE要保持高直到初始化過(guò)程完畢（包括tDLLK、tZQinit）。
4、ODT的處理
A、DDR3在/RESET、CKE為低的時(shí)間內(nèi)保持ODT高阻，一直到CKE被拉高后；
B、對(duì)于DDR3顆粒來(lái)說(shuō)，ODT 輸入信號(hào)在CKE拉高前可以為不確定狀態(tài)，CKE拉高后ODT輸入信號(hào)將穩(wěn)定為高或低；
C、如果Rtt_nom使能，ODT輸入信號(hào)應(yīng)保持低；
D、ODT輸入信號(hào)保持穩(wěn)定直到上電初始化過(guò)程完畢（包括tDLLK、tZQinit）。
5、CKE拉高后需要等待tXPR后才能發(fā)第一個(gè)MRS命令，用以加載模式寄存器。
6、加載MR2。
7、加載MR3。
8、加載MR1。
9、加載MR0。
10、發(fā)ZQCL命令啟動(dòng)ZQ校準(zhǔn)。
11、等待tDLLK、tZQinit延時(shí)完畢。（tDLLK從加載MR0開(kāi)始算，tZQinit從ZQCL命令開(kāi)始算）
12、DDR3 準(zhǔn)備好正常操作。
2、復(fù)位測(cè)試
同上電復(fù)位流程，重點(diǎn)關(guān)注單板熱復(fù)位時(shí)候DDR3有無(wú)復(fù)位信號(hào)發(fā)送
無(wú)復(fù)位信號(hào)下發(fā)的時(shí)候確保讀寫(xiě)操作完成后再?gòu)?fù)位（拉低cke，停時(shí)鐘）
單元測(cè)試用例
UT測(cè)試說(shuō)明：示波器在DDR測(cè)試中越來(lái)越局限，例如讀方向控制器端最終信號(hào)、內(nèi)部時(shí)序調(diào)整部分是無(wú)法搞定的，當(dāng)然還是有些參數(shù)的測(cè)試值是有參考意義的，此處列出UT測(cè)試標(biāo)準(zhǔn)供參考。
電源及初始化
寫(xiě)方向
讀方向
來(lái)源：硬十
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