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一、測試目的

 

DDR3的測試分為三類：

 

1、直流參數(shù)測試（DC Parameter Testing）：校驗工作電流、電平、功率、扇出能力、漏電流等參數(shù)特性。內(nèi)存的工作電流與功耗、負載有關(guān)，工作電流過高時，將造成功耗過高，給系統(tǒng)造成的負載過大，嚴重情況下將造成系統(tǒng)無法正常工作。存儲芯片也存在漏電流，當漏電流超出閾值時可能造成系統(tǒng)無法正常工作。

 

2、交流參數(shù)測試（AC Parameter Testing）：檢測諸如建立時間、保持時間、訪問時間等時間參數(shù)特性。

 

3、可靠性測試（Functional Testing）：測試存儲器件的邏輯功能是否正常。對存儲單元、讀出放大器、寫驅(qū)動器等產(chǎn)生的物理故障進行檢測。另外，在存儲器裝配到電路板上以后，存儲器外圍互連線的故障也在規(guī)范要求的測試范圍內(nèi)。

 

二、存儲器測試規(guī)范總則

 

規(guī)則2.1：UT相關(guān)測試項要求主芯片工作在最重的負載狀態(tài)。

 

說明：因為主器件的工作狀態(tài)對其輸出信號的指標影響很大，包括芯片內(nèi)部串擾，供電能力，SSN影響等，都對輸入到DDR3芯片的信號有影響，所以要求主芯片工作在重載狀態(tài)。

 

規(guī)則2.2：在對存儲器進行測試時，如果發(fā)現(xiàn)故障，必須打印詳細的故障信息。

 

說明：提供詳細的信息主要是為了方便定位故障，上報的信息包括但不限于：什么測試失敗，在哪個地址，寫入什么數(shù)據(jù)，讀到什么數(shù)據(jù)等。如：上報數(shù)據(jù)線走步1測試失敗，在0x00000000地址，寫入0x00000100，讀出0x00000000，則可以大致確定為D8相連的網(wǎng)絡(luò)有問題，當然僅憑這些信息還不能準確的定位是存儲器側(cè)數(shù)據(jù)線故障還是與之數(shù)據(jù)線相連的其它芯片故障。

 

三、單元測試

 

噪聲/熱/功耗測試

 

此處定義芯片的最大功耗模式工作狀態(tài)

 

1、接近物理極限的的行切換速率

 

ACTIVATE/PRCHARGE命令實現(xiàn)行打開及關(guān)閉，BANK內(nèi)行切換速率受限于Trc參數(shù)。行切換速率同時受限于控制器PHY的訪問方式。行切換速度越高，芯片功耗越大。

 

2、接近物理帶寬的讀寫訪問

 

讀寫速率取決于控制器性能及控制器訪問方式。

 

3、所有BANK同時打開其中一行，使用BANK交織的方式進行讀寫操作

 

不同BANK 行間的切換速率受限于Trrd參數(shù)

 

4、自刷新打開

 

DDR3芯片自刷新瞬間電流很大，刷新周期38us左右，使用高采樣率ms級測試能夠?qū)⑺⑿旅處淼脑肼暡东@到。

 

規(guī)則3.1.1：功耗，熱，噪聲測試要求芯片處于功耗最大狀態(tài)。

 

信號線測試

 

本節(jié)定義接口信號測試碼型:

 

1、芯片工作于最大功耗模式

 

參考3.1節(jié)要求，在3.1節(jié)要求基礎(chǔ)上提出更進一步測試條件定義。

 

2、讀寫均衡，按照芯片工作場景定義；

 

軟件實現(xiàn)如下配置的選擇：完全讀，完全寫，1讀1寫，N讀N寫。

 

3、總線50%時間執(zhí)行SSN測試

 

在DDR3測試規(guī)范中，SSN（Simultaneous Switching Noise，同時切換噪聲） 是指當多個信號線（如數(shù)據(jù)總線、地址總線或控制信號）在同一時刻切換電平時，由于電流突變和電源/地網(wǎng)絡(luò)的寄生電感效應(yīng)產(chǎn)生的瞬態(tài)噪聲。這種噪聲可能導(dǎo)致信號完整性下降，進而引發(fā)時序錯誤或邏輯誤判。

 

驗證在以下場景中，信號和電源完整性是否滿足DDR3規(guī)范要求：

多信號同時切換 ：大量總線同時翻轉(zhuǎn)時產(chǎn)生的噪聲（如選項A、B）。

極端頻率覆蓋 ：確保從基頻（1x時鐘）到低頻諧波（1/5x時鐘）均無噪聲超標（選項C）。

 

對定義A/B/C的詳細解讀

 

A. 全總線同步切換測試

操作：所有總線在同一時刻切換電平，數(shù)據(jù)碼流為交替的 010101 和 101010。

目的 ：模擬最惡劣的噪聲場景（所有信號同時翻轉(zhuǎn)），驗證電源/地網(wǎng)絡(luò)能否承受最大瞬時電流變化，避免電壓跌落（IR Drop）或地彈（Ground Bounce）。

 

B. 部分總線切換測試

N-1總線切換，1條總線保持靜態(tài)（長高/長低）

操作：N-1條總線執(zhí)行SSN測試，1條總線（Xi）保持固定電平（高或低）。

目的 ：測試靜態(tài)信號線在周圍信號切換時是否受到串擾（Crosstalk），尤其是相鄰信號線的高頻噪聲耦合。

N-1總線切換，1條總線反向切換

操作：N-1條總線執(zhí)行SSN測試，1條總線（Xi）與其他信號反向切換。

目的：驗證反向信號是否因共模噪聲（Common-Mode Noise）導(dǎo)致時序偏差或眼圖閉合。

C. 頻率覆蓋測試

要求 ：信號頻率需覆蓋基頻（1x時鐘）及其分頻（1/2x, 1/3x, 1/4x, 1/5x）。

目的：確保系統(tǒng)在不同頻率下的噪聲抑制能力，尤其是低頻場景（如低功耗模式）下電源濾波和去耦電容的有效性。

 

DDR3中SSN測試的關(guān)鍵點

電源完整性（PI）驗證 ：測量電源網(wǎng)絡(luò)在SSN下的瞬態(tài)響應(yīng)（如電壓波動ΔV）。

確保去耦電容（Decoupling Capacitor）布局合理，抑制高頻噪聲。

信號完整性（SI）驗證 ：通過眼圖分析信號質(zhì)量（抖動、上升/下降時間、過沖）。

檢查時序裕量（Timing Margin）是否滿足規(guī)范（如DDR3的tDS/tDH參數(shù)）。

測試方法 ：碼型生成器 ：發(fā)送特定碼流（如選項A的交替碼）模擬極端場景。

示波器/邏輯分析儀：捕獲信號波形和噪聲頻譜。

時域反射計（TDR）：定位阻抗不連續(xù)點（如過孔、連接器）。

 

對于SSN測試的定義：

A、所有總線同時刻處于某一電平標準，數(shù)據(jù)碼流為010101 101010時鐘碼流的SSN測試

 

B、N條總線Xn，N-1條SSN測試，1條Xi信號長高，長低；i∈{X0…..Xn}

 

N條總線Xn，N-1條SSN測試，1條Xi信號信號與其他信號反向；i∈{X0…..Xn}

 

C、要求信號頻率覆蓋1x時鐘頻率，1/2x時鐘頻率，1/3x時鐘頻率，1/4x時鐘頻率，1/5x時鐘頻率。

 

4、總線50%時間執(zhí)行PRBS測試

 

對于PRBS測試的定義：

 

A所有總線同時刻處于某一電平標準，數(shù)據(jù)碼流為PRBS碼流的SSN測試

 

A所有總線執(zhí)行獨立的PRBS碼流測試

 

5、地址線保證

 

地址線的測試條件和數(shù)據(jù)線一樣。

 

地址線速率比數(shù)據(jù)線速率低一半，關(guān)注重負載時候的時序指標。

 

由于地址線實現(xiàn)類似數(shù)據(jù)線的要求難度很大，信號測試要求地址線有較頻繁操作即可（既每根地址線都有高頻率的01翻轉(zhuǎn)）。

 

規(guī)則3.2.1：對存儲器數(shù)據(jù)線進行測試時，要求芯片工作于最大功耗模式。總線讀寫均衡，測試碼型覆蓋SSN和PRBS測試。

 

建議3.2.1：信號測試使用眼圖測試，保證眼圖捕獲到各種碼型的疊加效果。高速信號使用差分探頭做小量信號抽測。

 

規(guī)則3.2.2：UT測試過程必須保證正常的訪問，不能在訪問出錯的時候進行。

 

初始化測試

1、上電初始化時序測試

1、/RESET、CKE、電源的處理

 

A、/RESET保持小于0.2 VDD，所有其余輸入信號狀態(tài)無關(guān)；

 

B、在電源穩(wěn)定后，/RESET保持至少200us低電平；

 

C、CKE在/RESET拉高前拉低，CKE拉低到/RESET拉高至少有10ns延時；

 

D、電源從300mV到VDDmin的時間應(yīng)小于200ms；

 

E、電源上升時，VDD>VDDQ，且（VDD-VDDQ）<0.3V；

 

2、/RESET拉高后，CKE需至少保持500us低電平再拉高。（這期間DRAM開始內(nèi)部狀態(tài)初始化，這些操作獨立于外部時鐘）

 

3、CK、CKE的處理

 

A、CK、/CK在CKE ACTIVE前至少要穩(wěn)定tCKSRX（max[10ns，5tck]）；

 

B、保證CKE拉高到CLOCK的setup時間tIS；

 

C、在CKE ACTIVE前需要注冊一個NOP或Deselect命令，此命令也要保證tIS；

 

D、一旦CKE在/RESET后被拉高，CKE要保持高直到初始化過程完畢（包括tDLLK、tZQinit）。

 

4、ODT的處理

 

A、DDR3在/RESET、CKE為低的時間內(nèi)保持ODT高阻，一直到CKE被拉高后；

 

B、對于DDR3顆粒來說，ODT 輸入信號在CKE拉高前可以為不確定狀態(tài)，CKE拉高后ODT輸入信號將穩(wěn)定為高或低；

 

C、如果Rtt_nom使能，ODT輸入信號應(yīng)保持低；

 

D、ODT輸入信號保持穩(wěn)定直到上電初始化過程完畢（包括tDLLK、tZQinit）。

 

5、CKE拉高后需要等待tXPR后才能發(fā)第一個MRS命令，用以加載模式寄存器。

 

6、加載MR2。

 

7、加載MR3。

 

8、加載MR1。

 

9、加載MR0。

 

10、發(fā)ZQCL命令啟動ZQ校準。

 

11、等待tDLLK、tZQinit延時完畢。（tDLLK從加載MR0開始算，tZQinit從ZQCL命令開始算）

 

12、DDR3 準備好正常操作。

 

2、復(fù)位測試

 

同上電復(fù)位流程，重點關(guān)注單板熱復(fù)位時候DDR3有無復(fù)位信號發(fā)送

 

無復(fù)位信號下發(fā)的時候確保讀寫操作完成后再復(fù)位（拉低cke，停時鐘）

 

單元測試用例

 

UT測試說明：示波器在DDR測試中越來越局限，例如讀方向控制器端最終信號、內(nèi)部時序調(diào)整部分是無法搞定的，當然還是有些參數(shù)的測試值是有參考意義的，此處列出UT測試標準供參考。

 

電源及初始化

寫方向

讀方向