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在今年ISSCC(國際固態(tài)電路會議)的全會上,第29分會場主題聚焦SRAM(靜態(tài)隨機存儲器),臺積電(TSMC)、英特爾(Intel)、聯(lián)發(fā)科(MediaTek)和新思科技(Synopsys)四家公司共發(fā)表了五項技術研究成果。

此次臺積電發(fā)表了兩項研究成果：《采用后端RC優(yōu)化技術與遠端寫入輔助方案的3納米工藝3.6GHz雙端口SRAM》、《基于2納米CMOS納米片技術的高密度能效SRAM（存儲密度達38.1Mb/mm²）。

臺積電在2nm工藝發(fā)文中展示了SRAM測試芯片圖像。根據(jù)測試芯片缺陷密度分析(數(shù)據(jù)來源:日本科技媒體ASCII),其良率表現(xiàn)良好,具體數(shù)據(jù)如下：

左側為2Mbit SRAM測試芯片,右側為256Mbit SRAM測試芯片。

下圖是上面測試芯片細節(jié)放大視圖: 其中黃色標注區(qū)域為實際SRAM存儲單元部分,未填充顏色的區(qū)域則是縱橫交錯的布線通道。

雖然號稱是高密度(HD)設計,但明顯可見布線區(qū)域占據(jù)了相當大的面積。

每個存儲單元(Bit cell)的面積為0.021μm²(即1bit SRAM單元的面積),因此集成256Mbit所需的總面積(也就是上圖中黃色區(qū)域的總和)約為5.673mm²。另一方面,整個測試芯片的尺寸估計為4.24×4.70mm,總面積約為19.95mm²。

基于這些尺寸參數(shù),我們對缺陷密度進行了估算。使用SemiAnalysis的芯片良率計算器(Die Yield Calculator)進行模擬后,得到如下表所示的結果。

缺陷密度與良率的關系

根據(jù)下方幻燈片數(shù)據(jù),Lot #1至#3三個生產批次的平均良率分別為93%、92%和89%。由此推算：

Lot #1的缺陷密度略低于0.4個/cm²

Lot #2的缺陷密度略高于0.4個/cm²

Lot #3的缺陷密度略低于0.6個/cm²