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Fault Grade Versus Development Time

Economic Trade-Off for a Testable Design

 

1.DFT是什么？

 

DFT是一種在芯片設計階段就引入測試邏輯的設計方法。它的核心目標是通過在芯片中加入特殊的測試電路，使芯片在制造完成后能夠更高效、更準確地進行測試，從而快速發(fā)現(xiàn)制造過程中的缺陷（如短路、斷路等），并驗證設計的正確性。DFT技術主要分為功能測試和制造測試。功能測試主要用于查找設計上可能存在的錯誤，驗證電路的邏輯行為是否符合預期；而制造測試則專注于發(fā)現(xiàn)制造過程中可能出現(xiàn)的物理缺陷。

SA0 SA1 Fault  Schematic & layout

 

2.為什么要做DFT？

 

隨著芯片制程的不斷縮小，芯片的規(guī)模和復雜度不斷增加，測試成本也急劇上升。在早期，芯片設計相對簡單，測試主要依靠工程師手動編寫測試向量，這種方法不僅耗時耗力，而且難以覆蓋復雜的故障模式。如今，DFT技術通過引入各種自動化測試方法，如掃描鏈（Scan Chain）、內(nèi)建自測試（MBIST）和邊界掃描（Boundary Scan）等，大大提高了測試效率，降低了測試成本。

根據(jù)世界半導體貿(mào)易統(tǒng)計組織（WSTS）的數(shù)據(jù)，2024年全球半導體市場規(guī)模已達到6430億美元，同比增長7.3%。預計2025年，全球半導體市場規(guī)模將進一步增長至6971億美元，同比增長11%。其中，芯片設計作為半導體產(chǎn)業(yè)鏈的重要一環(huán)，其市場規(guī)模和增長速度同樣引人注目。中國作為全球最大的半導體市場，芯片設計行業(yè)在近年來取得了顯著增長。據(jù)中國電子信息產(chǎn)業(yè)發(fā)展研究院（CCID）統(tǒng)計，2024年中國芯片設計行業(yè)銷售規(guī)模已超過6500億元人民幣，同比增長10%以上。這一增長主要得益于國內(nèi)電子產(chǎn)品需求的增加、新興技術的快速發(fā)展以及政府對半導體產(chǎn)業(yè)的支持。

DFT技術的另一個重要優(yōu)勢是能夠顯著縮短芯片的開發(fā)周期。通過在設計階段就考慮測試問題，工程師可以在芯片制造之前發(fā)現(xiàn)潛在的設計問題，避免了在制造完成后才發(fā)現(xiàn)問題而導致的昂貴返工。此外，DFT技術還提高了芯片的可靠性，通過在芯片中加入額外的測試邏輯，能夠在制造過程中檢測出更多的缺陷，從而提高產(chǎn)品的整體質(zhì)量。

 

3.DFT的核心技術

 

（一）Scan Chain

掃描鏈是DFT技術中最常見的方法之一，主要用于測試時序電路。其基本原理是將芯片中的寄存器（Flip-Flop）重新配置為一個長的移位寄存器，在正常模式下，寄存器正常工作；而在掃描模式下，寄存器可以像移位寄存器一樣加載和卸載數(shù)據(jù)。通過這種方式，工程師可以快速地將測試向量加載到寄存器中，并觀察寄存器的輸出，從而檢測寄存器和組合邏輯之間的連接是否正確。

掃描鏈技術的優(yōu)勢在于它能夠?qū)碗s的時序電路測試問題轉(zhuǎn)化為組合邏輯的測試問題，大大簡化了測試向量的生成和應用。此外，掃描鏈還支持自動化測試向量生成（ATPG），進一步提高了測試效率。根據(jù)最新的研究，Scan chain技術在某些復雜芯片中的應用可以將Test coverage提高到99%以上。

（二）MBIST

MBIST是一種在芯片內(nèi)部集成自測試邏輯的技術，主要用于測試芯片中的存儲資源，如ROM和RAM。MBIST邏輯可以在芯片內(nèi)部生成測試向量，并將測試結(jié)果與預期值進行比較，從而判斷存儲器是否存在缺陷。與傳統(tǒng)的外部測試方法相比，MBIST不僅提高了測試效率，還減少了對昂貴測試設備的依賴。

MBIST技術的關鍵在于其測試算法的設計。為了確保測試的全面性和準確性，MBIST算法需要能夠覆蓋存儲器的所有可能故障模式。根據(jù)最新的研究，MBIST技術可以將存儲器測試時間縮短50%以上。此外，MBIST還需要考慮芯片的功耗和性能影響，以確保在測試過程中不會對芯片的正常運行產(chǎn)生負面影響。

如下圖所示為最basic的Mbist solution components。虛線部分為最基礎內(nèi)容，任何的Mbist solution都必須包含。其他為可選項。而其他的軟件算法變成，mem repair，diagnositcs，yield learning要看具體的公司和相應的design自行設計。

 

（三）Boundary Scan

邊界掃描技術主要用于測試芯片與外部封裝、I/O接口以及芯片之間的互聯(lián)。通過在芯片的邊界處插入掃描單元，工程師可以在不接觸芯片內(nèi)部電路的情況下，對芯片的輸入輸出引腳進行測試。邊界掃描技術的一個重要標準是JTAG（Joint Test Action Group），它允許多個芯片通過JTAG接口串聯(lián)在一起，形成一個JTAG鏈，從而實現(xiàn)對整個系統(tǒng)的測試。

 

Boundary Scan Example

Boundary Scan技術的優(yōu)勢在于它能夠提供對芯片外部連接的全面測試，減少了對物理接觸測試點的需求。此外，邊界掃描還支持ATPG和故障診斷，進一步提高了測試效率。根據(jù)最新的研究，邊界掃描技術可以將芯片的外部連接test coverage提高到98%以上。

Boundary-Scan Example

 

4.DFT工程師的職責

 

DFT工程師在芯片設計和測試過程中扮演著至關重要的角色。他們的主要職責包括：

芯片級DFT設計與集成：負責在芯片設計階段引入DFT邏輯，包括掃描鏈、MBIST和JTAG等技術的集成。

測試向量的自動生成及仿真：利用自動化工具生成測試向量，并通過仿真驗證測試向量的有效性。

與邏輯設計工程師合作：與邏輯設計工程師緊密合作，優(yōu)化DFT邏輯的設計，提高test coverage。

與TE合作：調(diào)試并解決在測試過程中發(fā)現(xiàn)的問題。

芯片級綜合與后端設計：參與芯片的綜合和后端設計，確保DFT邏輯與芯片的整體設計兼容。

FV：通過形式驗證方法驗證DFT邏輯的正確性，確保其能夠準確地檢測出芯片的缺陷。

 

5.DFT技術的最新趨勢與挑戰(zhàn)

 

（一）AI在DFT中的應用

隨著AI技術的快速發(fā)展，AI在DFT領域的應用也逐漸嶄露頭角。AI技術可以通過機器學習算法自動生成測試向量，優(yōu)化測試流程，提高測試效率。例如，通過訓練AI模型，可以快速識別芯片設計中的潛在故障模式，并生成針對性的測試向量。此外，AI還可以用于故障診斷，通過分析測試結(jié)果，快速定位故障位置。

根據(jù)最新的研究，AI技術在DFT中的應用可以將Test vector生成時間縮短30%以上。此外，AI還可以通過優(yōu)化測試流程，將test coverage提高到99%以上。

（二）新興技術帶來的挑戰(zhàn)

新技術

隨著芯片制程的不斷shrink，新的技術如量子隧穿、leakage問題等逐漸成為測試的難點。此外，新興的存儲技術如STT-MRAM（自旋轉(zhuǎn)移力矩磁阻隨機存取存儲器）和ReRAM（阻變隨機存取存儲器）也對DFT技術提出了新的挑戰(zhàn)。這些新興技術不僅需要新的故障模型和測試算法，還需要在芯片設計階段就考慮其對測試的影響。

成本與面積/功耗開銷的平衡

DFT需要在芯片中插入額外的測試邏輯，如scan chain、BIST等，這會增加芯片的面積和功耗。隨著芯片集成度的不斷提高，如何在滿足測試需求的同時，最小化這些開銷，是DFT面臨的重要問題。例如，在一些高性能計算芯片中，DFT邏輯可能會占用相當比例的芯片面積，導致芯片成本上升，同時也可能影響芯片的性能和功耗表現(xiàn)。

架構的測試難度

現(xiàn)代SoC芯片集成了大量的IP核，包括處理器、存儲器、接口等，這些IP核之間的交互復雜，使得測試更加困難。DFT需要考慮單個IP核的測試，還需要考慮整個系統(tǒng)的協(xié)同測試，確保各個模塊之間的連接和通信沒有問題。例如，在汽車電子芯片中，不僅需要測試芯片的功能模塊，還需要測試其與外部傳感器、執(zhí)行器的接口，以及在各種工況下的可靠性和安全性。

 

低功耗設計的兼容性

隨著芯片向低功耗方向發(fā)展，DFT需要與低功耗設計技術兼容。低功耗設計通常會引入多個功率域和電壓域，DFT邏輯需要跨越這些域進行測試。例如，在測試過程中，掃描鏈或掃描使能信號可能需要穿越不同電壓域，這就需要在DFT工具中插入電壓電平轉(zhuǎn)換單元，增加了設計的復雜性和面積開銷。下圖Memory group時我們將memory進行分組，在同一組中再進行分步測試, 進行step1 test時我們可以關閉其它部分的clock來降低動態(tài)功耗，甚至可以關閉其它部分的電源進一步降低靜態(tài)功耗和動態(tài)功耗。

 

覆蓋率與測試向量生成

DFT驗證通常需要使用ATE進行測試向量的驗證。然而，ATE資源昂貴且稀缺，不同項目之間可能會相互競爭，導致DFT驗證無法及時進行。此外，不同ATE測試機臺需要不同的pattern文件進行轉(zhuǎn)換，增加了驗證的復雜性。

（三）SDFT的重要性

隨著芯片系統(tǒng)的復雜度不斷增加System-Level DFT(系統(tǒng)級DFT)的重要性日益凸顯。系統(tǒng)級DFT不僅需要考慮單個芯片的測試問題，還需要考慮芯片之間的互聯(lián)以及整個系統(tǒng)的測試策略。通過在系統(tǒng)級引入DFT技術，可以更全面地檢測系統(tǒng)中的潛在故障，提高系統(tǒng)的可靠性和性能。

 

6.DFT技術的未來展望

 

DFT技術的發(fā)展與芯片制造技術的進步緊密相連。隨著芯片制程的不斷縮小和復雜度的增加，DFT技術將不斷演進，以滿足更高的測試需求。未來，DFT技術可能會更加智能化、自動化，借助AI和大數(shù)據(jù)技術，實現(xiàn)更高效的故障診斷和測試優(yōu)化。同時，隨著量子計算等新興技術的興起，DFT技術也將面臨新的機遇和挑戰(zhàn)。

 

7.總  結(jié)

 

DFT作為芯片設計中的關鍵環(huán)節(jié)，通過引入掃描鏈、內(nèi)建自測試（MBIST）、邊界掃描等創(chuàng)新技術，顯著提升了芯片的可測試性，將故障覆蓋率提升至99%以上，同時將測試成本降低30%-50%。這種技術突破不僅加速了產(chǎn)品上市周期——據(jù)統(tǒng)計，DFT可使芯片開發(fā)周期縮短20%-30%，還通過早期故障檢測減少了后期返工成本。在全球半導體市場持續(xù)擴張的背景下（2024年市場規(guī)模達6430億美元，中國芯片設計銷售額突破6500億元），DFT已成為保障芯片良率與可靠性的核心屏障。尤其在AI與量子計算等新興領域，DFT正面臨更高挑戰(zhàn)：需適配新型存儲技術（如STT-MRAM、ReRAM）的復雜故障模型，同時兼顧低功耗設計中多電壓域的協(xié)同測試。未來，隨著AI驅(qū)動的自動生成測試向量技術普及，以及系統(tǒng)級DFT（SDFT）的深化應用，DFT將向更智能、更綠色的方向演進，助力半導體產(chǎn)業(yè)在追求極致性能的同時實現(xiàn)可持續(xù)發(fā)展。