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為了避免抄書(shū)，本文的目的不是對(duì)IO進(jìn)行一個(gè)事無(wú)巨細(xì)的描述，而是想更多突出和設(shè)計(jì)相關(guān)的內(nèi)容。因此去繁就簡(jiǎn)之后，本文內(nèi)容主要包括了以下幾個(gè)方面：

 

1 什么是芯片的IO電路？

2 IO電路的分類(lèi)

3 IO電路都有哪些參數(shù)？

4 IO電路設(shè)計(jì)的難點(diǎn)或關(guān)鍵點(diǎn)是什么？

5 搭建地彈仿真環(huán)境的注意事項(xiàng)

6  地彈環(huán)境下VIH/VIL測(cè)量方法

 

1、什么是芯片的IO電路？

 

簡(jiǎn)單來(lái)說(shuō)，IO電路其實(shí)就是指芯片的信號(hào)輸入輸出接口電路，其一般位于芯片版圖的最外圍。IO電路一般有以下幾個(gè)功能：

（1）實(shí)現(xiàn)電平轉(zhuǎn)換

（2）提高驅(qū)動(dòng)能力

（3）進(jìn)行ESD保護(hù)

先說(shuō)電平轉(zhuǎn)換。芯片內(nèi)部電路信號(hào)的高低電平和外部要求不一致時(shí)，這樣通過(guò)IO電路可以實(shí)現(xiàn)電平的轉(zhuǎn)換。

再說(shuō)驅(qū)動(dòng)能力。尤其是數(shù)字芯片，一個(gè)輸出信號(hào)有可能同時(shí)有多個(gè)扇出，這時(shí)候容性負(fù)載往往較大，為了使輸出信號(hào)的上升下降沿不至于過(guò)慢，就要求芯片具備一定的驅(qū)動(dòng)能力。

最后是ESD防護(hù)。這是必不可少的一部分。但凡是芯片，在IO電路中都需要增設(shè)ESD防護(hù)電路，以便芯片在遭受靜電沖擊的時(shí)候不至于損壞。

 

2、IO電路的分類(lèi)

圖 1 輸入輸出IO的分類(lèi)

輸入IO比較簡(jiǎn)單，根據(jù)帶不帶上下拉電阻可以分為兩種。對(duì)于一般的輸入IO，其就是反相器構(gòu)成的BUF。在沒(méi)有激勵(lì)信號(hào)輸入時(shí)，帶上拉電阻可以使輸入保持為默認(rèn)的高，帶下拉電阻可以使輸入保持默認(rèn)的低。由于上下拉通常都是弱上拉或弱下拉，因此當(dāng)有外部激勵(lì)輸入時(shí)，上下拉電阻并不影響信號(hào)輸入。

輸出IO基本分為三種。

第一種是推挽輸出結(jié)構(gòu)。推挽輸出就是常見(jiàn)的反相器結(jié)構(gòu)，不必多說(shuō)。

第二種是OC/OD輸出結(jié)構(gòu)。其為集電極開(kāi)路/漏極開(kāi)路輸出，電路如下圖所示。顯然這種結(jié)構(gòu)是沒(méi)法直接傳輸高電平的，系統(tǒng)應(yīng)用時(shí)必須要在開(kāi)路端增加上拉電阻。

圖 2 OC/OD輸出

OC/OD輸出結(jié)構(gòu)具有以下特點(diǎn)：

（1）很方便地調(diào)節(jié)輸出的高電平，可以進(jìn)行靈活的電平轉(zhuǎn)換；

（2）可以實(shí)現(xiàn)"線(xiàn)與"功能；

（3）帶來(lái)上升沿的延時(shí)問(wèn)題（和外部R大小選擇有關(guān)）

第三種是三態(tài)輸出結(jié)構(gòu)。如下圖所示，相對(duì)于一般門(mén)只有0和1兩種狀態(tài)，三態(tài)門(mén)多出了一個(gè)高阻狀態(tài)。同時(shí)，三態(tài)門(mén)還有單向三態(tài)門(mén)和雙向三態(tài)門(mén)之分。

 

圖 3 三態(tài)輸出結(jié)構(gòu)（圖片侵權(quán)刪）

高阻態(tài)時(shí)輸出電阻很大，相當(dāng)于開(kāi)路，相當(dāng)于該門(mén)與和它連接的電路處于斷開(kāi)的狀態(tài)。因此三態(tài)門(mén)可以說(shuō)是一種擴(kuò)展邏輯功能的輸出級(jí)，可以作為控制開(kāi)關(guān)使用。該種結(jié)構(gòu)通常可用于總線(xiàn)的連接，因?yàn)榭偩€(xiàn)只允許同時(shí)只有一個(gè)使用者。通常在數(shù)據(jù)總線(xiàn)上接有多個(gè)器件，每個(gè)器件通過(guò)OE/CE之類(lèi)的信號(hào)選通。如器件沒(méi)有選通的話(huà)它就處于高阻態(tài)，相當(dāng)于沒(méi)有接在總線(xiàn)上，不影響其它器件的工作。

 

3、IO電路都有哪些參數(shù)？

IO電路主要參數(shù)如下圖所示。

圖 4 IO參數(shù)匯總

 

4、IO電路設(shè)計(jì)的難點(diǎn)或關(guān)鍵點(diǎn)是什么？

其實(shí)IO電路本身的原理是很簡(jiǎn)單的，但在IO電路的設(shè)計(jì)過(guò)程中，需要考慮地彈的影響，而地彈的優(yōu)化正是IO電路設(shè)計(jì)的難點(diǎn)。

那么什么是所謂“地彈”呢？百度百科解釋如下：

“地彈”，是指芯片內(nèi)部“地”電平相對(duì)于電路板“地”電平的變化現(xiàn)象。以電路板“地”為參考，就像是芯片內(nèi)部的“地”電平不斷的跳動(dòng)，因此形象的稱(chēng)之為地彈（ground bounce）。

“地彈”是怎么形成的呢？地彈是由管殼寄生的L引起的。如下圖所示，我們先看左圖，不考慮管殼寄生L，芯片地認(rèn)為就是理想的地。再看右圖實(shí)際上芯片地和外部PCB地——認(rèn)為理想地之間存在寄生的L，當(dāng)反相器動(dòng)態(tài)工作時(shí)，瞬態(tài)電流的變化會(huì)在L上產(chǎn)生感應(yīng)電動(dòng)勢(shì)，所以就可以看到芯片地的彈動(dòng)是多么的歡快了。

圖 5 地彈形成原理圖

說(shuō)“地彈”會(huì)帶來(lái)麻煩，具體是指什么呢？地彈會(huì)造成IO電路對(duì)外部輸入高低電平的不正確判斷。這可是個(gè)嚴(yán)重的問(wèn)題：你想呀，對(duì)于CMOS電平標(biāo)準(zhǔn)，給芯片2.0V輸入，IO應(yīng)該識(shí)別為高，輸出1的，那如果芯片識(shí)別成0會(huì)怎么樣呢？更嚴(yán)重的是或許會(huì)識(shí)別成一會(huì)0一會(huì)1的擾動(dòng)信號(hào)。這不用說(shuō)，當(dāng)然是嚴(yán)重的功能性故障了。

所以我們需要做的就是：保證在地彈環(huán)境下IO電路能正確識(shí)別外部輸入的高低電平，這其實(shí)就是要保證VIH/VIL在地彈環(huán)境下滿(mǎn)足手冊(cè)指標(biāo)要求。

 

5、搭建地彈仿真環(huán)境的注意事項(xiàng)

IO頂層電路地彈仿真環(huán)境的搭建需要注意以下幾點(diǎn)：

 

6、地彈環(huán)境下VIH/VIL測(cè)量方法

仿真測(cè)量方法可以有兩種，都可以通過(guò)寫(xiě)公式的辦法自動(dòng)計(jì)算。第一種是給輸入施加斜坡信號(hào)。具體參考下圖：

 

圖 6 輸入斜坡信號(hào)時(shí)的方法

輸入IO第一次誤翻轉(zhuǎn)時(shí)對(duì)應(yīng)的輸入斜坡值為VIL，輸入IO最后一次誤翻轉(zhuǎn)時(shí)對(duì)應(yīng)的輸入斜坡值為VIH。需要注意的是斜坡信號(hào)必須足夠緩慢才能得到準(zhǔn)確的測(cè)量值，這里有一個(gè)經(jīng)驗(yàn)設(shè)定：斜率K=10mV/2T，T為翻轉(zhuǎn)周期，即兩個(gè)翻轉(zhuǎn)周期的時(shí)間斜坡變化量為10mV。斜率當(dāng)然越小越準(zhǔn)確，但相應(yīng)的仿真時(shí)間也會(huì)越長(zhǎng)。

還有第二種方法是采用臺(tái)階信號(hào)，具體如下圖：

圖 7 輸入臺(tái)階信號(hào)時(shí)的方法

使用這種辦法，輸入IO第一次誤翻轉(zhuǎn)時(shí)對(duì)應(yīng)的臺(tái)階的前一階的值為VIL，輸入IO最后一次誤翻轉(zhuǎn)時(shí)對(duì)應(yīng)臺(tái)階的后一階的值為VIH。需要注意的是臺(tái)階信號(hào)的步長(zhǎng)必須足夠小才能得到準(zhǔn)確的測(cè)量值，這里有一個(gè)經(jīng)驗(yàn)設(shè)定：STEP=10mV/2T，T為翻轉(zhuǎn)周期，即兩個(gè)翻轉(zhuǎn)周期的時(shí)間增一個(gè)臺(tái)階，變化量為10mV。10mV的誤差量是可以接受的，步長(zhǎng)當(dāng)然越小越準(zhǔn)確，但相應(yīng)的仿真時(shí)間也會(huì)越長(zhǎng)。

這兩種方法都可以得到基本一致的結(jié)果，第一種方法要得到準(zhǔn)確的測(cè)量結(jié)果勢(shì)必要降低斜率，這會(huì)帶來(lái)仿真時(shí)間的增加。其實(shí)在PVT仿真時(shí)比較推薦第二種方法，因?yàn)榭梢圆捎靡粋€(gè)取巧但又不失準(zhǔn)確度的的辦法：可以省卻中間的部分的臺(tái)階，只保留兩頭的臺(tái)階。因?yàn)橥ǔVT仿真時(shí)VIH或VIL的最小最大值肯定是落在兩頭的臺(tái)階范圍內(nèi)的，這樣可以進(jìn)行有效的仿真加速！