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用于提升CMOS性能的應(yīng)變技術(shù)SMT/CESL/eSiGe/eSiC-原理及應(yīng)用

嘉峪檢測(cè)網(wǎng)        2025-06-25 08:38

工藝尺寸微縮可提升芯片集成密度并加速邏輯開關(guān)速度，但 Shrinking size 面臨以下挑戰(zhàn)：制造可行性、性能與可靠性維持，以及柵極氧化層減薄引發(fā)的遷移率劣化。為突破性能瓶頸，除Shrinking size 外，遷移率增強(qiáng)也是一個(gè)有吸引力的選擇，而應(yīng)變硅技術(shù)通過調(diào)控載流子遷移率成為關(guān)鍵解決方案。

下面會(huì)逐步介紹應(yīng)變硅技術(shù)的原理及應(yīng)用：

 

Strain Process:

應(yīng)力記憶技術(shù)（SMT）：增加NMOS電子遷移率

接觸孔刻蝕停止層（CESL）：協(xié)同增加NMOS/PMOS遷移率

嵌入式SiGe（eSiGe）：增強(qiáng)PMOS空穴遷移率

嵌入式SiC（eSiC）：增強(qiáng)NMOS電子遷移率

Stress basic:

由于材料A與B在組分成分、原子/分子尺寸（體積）及熱膨脹系數(shù)上的不匹配，A會(huì)對(duì)B施加機(jī)械應(yīng)力。

 

Fig1. Mechanical Stress: basic

其物理原因和機(jī)制如下：

 

應(yīng)力傳遞有多種方式，主要取決于

材料A的沉積/生長(zhǎng)條件（如工藝溫度、材料特性）

后續(xù)工藝步驟（如退火、離子注入）

 

Fig2. Uniaxial stress: 1-direction(left); biaxial stress: 2-directions(right)

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從載流子遷移率公式可知，遷移率大小和有效質(zhì)量和非平衡載流子壽命相關(guān)，那么應(yīng)力是怎樣影響到載流子遷移率的呢，是讓其變快還是變慢呢？

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導(dǎo)帶調(diào)控，對(duì)于電子遷移率（electronic mobility）

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Fig3. 應(yīng)變硅中的導(dǎo)帶調(diào)控

拉應(yīng)力（Tensile）作用：

解除六重簡(jiǎn)并 → Δ5/Δ6 （對(duì)應(yīng)上圖 Δ2）

能谷下移電子優(yōu)先占據(jù)低有效質(zhì)量能谷 Δ5/Δ6（縱向有效質(zhì)量小-mt）

電子遷移率和有效質(zhì)量的關(guān)系如下，綜合ml和mt，電子有效質(zhì)量降低導(dǎo)致電子遷移率增加。

Fig4. 硅的導(dǎo)帶能谷原理圖, Schematics of the conduction band valleys of silicon

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價(jià)帶調(diào)控，對(duì)于空穴遷移率（hole mobility）

Fig5. 硅的價(jià)帶最大值示意圖,Schematics of valence band maximum of silicon

壓縮應(yīng)力作用：

HH/LH簡(jiǎn)并解除，LH帶上移，HH帶下移，能帶分裂帶來更少的載流子散射，從而得到更高的遷移率。

HH=heavy holes, LH=light holes

空穴優(yōu)先占據(jù)LH帶（低能態(tài)），空穴遷移率的各向異性：

<110>溝道：LH主導(dǎo) → 遷移率顯著提升

<100>溝道：HH貢獻(xiàn)大 → 提升有限

 

Fig6. 溝道晶向和應(yīng)力類型對(duì)于CMOS器件驅(qū)動(dòng)電流的影響圖片

由Fig6. 可知，對(duì)于不同的溝道晶向，NMOS/PMOS 對(duì)應(yīng)力所起的作用具有差異，具體如下：

 

對(duì)于NMOS:

<110>和<100>溝道：拉應(yīng)力均使驅(qū)動(dòng)電流增大，壓應(yīng)力則使其減小。

PMOS則表現(xiàn)出與NMOS不同：

<100>溝道：拉/壓應(yīng)力對(duì)驅(qū)動(dòng)電流影響微弱；

<110>溝道：壓應(yīng)力均使驅(qū)動(dòng)電流增大，拉應(yīng)力則使其減小。

需特別說明的是，未施加應(yīng)變時(shí)，<100>溝道PMOS因本征空穴遷移率更高，其驅(qū)動(dòng)電流優(yōu)于<110>溝道。

這也是未采用應(yīng)變技術(shù)時(shí)，業(yè)界選擇(100)晶圓上<100>溝道設(shè)計(jì)PMOS的原因。而后為實(shí)現(xiàn)應(yīng)變工程增益，PMOS須制備于<110>溝道并施加壓應(yīng)力。

應(yīng)變工程方案：

PMOS：采用 <110>溝道 + 壓應(yīng)力（eSiGe等）

NMOS：任意晶向 + 拉應(yīng)力（SMT/CESL等）

 

Fig7. CMOS 性能提升所期望得到的力圖片圖片

由上文可知應(yīng)力破壞了晶體對(duì)稱性，分別消除了價(jià)帶的2重簡(jiǎn)并性和導(dǎo)帶的6重簡(jiǎn)并性。這將導(dǎo)致能帶散射率和或載流子有效質(zhì)量發(fā)生變化，進(jìn)而影響載流子遷移率。然而，NMOS和PMOS載流子在三個(gè)方向即縱向(longitudinal)、橫向(lateral)和硅深度方向(Si depth directions)上與溝道應(yīng)變的相互作用不同。Fig7. 展示了單軸應(yīng)力的可能方向及NMOS/PMOS 性能提升所期望得到的力。

 

Fig8. NMOS & PMOS 有無應(yīng)力響應(yīng)性能對(duì)比圖片

NMOS電流在通道中施加拉應(yīng)力時(shí)增強(qiáng)，而PMOS電流在施加壓應(yīng)力時(shí)增強(qiáng)。Ion/Ioff 提升如Fig8. 所示。

 

Reference:

1.H. Ibach and H. Lüth (2003). Solid-State Physics: An Introduction to Principles of Materials Science, Springer-Verlag Berlin Heidelberg New York, p. 395.

2.Strain for CMOS performance Improvement.

3.J. Singh (1993). Physics of Semiconductor and their heterostructures. McGraw-Hill, pp. 98109.

4.Effects of mechanical stress on the performance of metal?oxide?semiconductor transistors.

 

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來源：十二芯座

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