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本文主要簡要介紹無源晶振匹配電容的計算公式。

Part 1

技術(shù)需求:計算無源晶振匹配電容的大小

如下圖所示，為一無源晶振的匹配電路，電容C1、C2為其匹配電容。那我們該如何計算該值呢？

且聽我詳細(xì)道來。

Part 2

一、匹配電容的計算公式：

1. 基礎(chǔ)公式

CL：晶振的負(fù)載電容（Load Capacitance），單位pF（規(guī)格書明確給出，常見12pF/18pF/20pF）。

如下圖所示為某無源晶振的規(guī)格書中有關(guān)負(fù)載電容的參數(shù)：

C1，C2：外部并聯(lián)的兩個匹配電容，單位pF。

Cstray：PCB寄生電容（包括走線、引腳等），通常 3pF~5pF（高頻電路可達8pF）

2. 電容對稱設(shè)計（推薦）

若取 C1=C2=C，則公式簡化為：

Part 3

二、計算步驟與示例：

案例需求

晶振負(fù)載電容 CL=12pF（規(guī)格書標(biāo)注）

PCB寄生電容 Cstray=4pF（實測或經(jīng)驗值）

計算過程

1. 解算匹配電容值：

C=2×(12pF−4pF)=2×8pF=16pF

2. 選型：

選用 2個16pF電容（如NP0/C0G材質(zhì)，精度±5%）

Part 4

三、關(guān)鍵設(shè)計規(guī)范：

1.電容選型要求

2. PCB布局要求

短走線原則：晶振到MCU的走線長度盡可能小，且對稱布置，XTAL1/XTAL2長度差盡可能小，可采取類差分走線

鋪地隔離：晶振下方鋪銅（對寄生電容敏感的高速多層板可以隔層挖空），周圍打地孔（間距≤λ/20，λ為晶振波長）

晶體晶振本體下方所有層原則上不準(zhǔn)許走線，特別是關(guān)鍵信號線

優(yōu)先表層布線，如需打孔，過孔附近必須要有回流地過孔

避開電源、數(shù)字信號線

Part 5

四、常見問題解決：

問題1：晶振不起振

原因：C1/C2過大導(dǎo)致增益不足 → 減小電容值（如20pF→15pF）

問題2：頻率偏移

原因：Cstray估算錯誤 → 用可調(diào)電容校準(zhǔn)（5pF~25pF范圍）

問題3：發(fā)熱失控

原因：電容ESR過高 → 換NP0材質(zhì)電容（ESR<0.1Ω）

總結(jié)：匹配電容計算本質(zhì)是CL=C/2+Cstray 的平衡過程，需結(jié)合實測迭代優(yōu)化。

高頻（>20MHz）場景建議使用π型匹配網(wǎng)絡(luò)增強穩(wěn)定性。