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與體硅 CMOS 相比，FinFET 器件在抑制短溝道效應(yīng)、降低能耗、提升電源電壓可擴(kuò)展性以及提高導(dǎo)通/關(guān)斷電流比方面均表現(xiàn)更優(yōu)。

FinFET LDR

FinFET 的版圖密度往往因制造“鰭”所用具體工藝而異，因此難以給出普適結(jié)論。Fig1. 對(duì)比了傳統(tǒng) CMOS 器件與具有四鰭的短接?xùn)?FinFET 的版圖結(jié)構(gòu)：FinFET 采用一條連續(xù)的柵極條帶，并通過金屬連線將多鰭的源、漏端并聯(lián)，從而構(gòu)成更寬的有效溝道，這與 CMOS 器件的布局方式截然不同。

LDR: Layout Design Rules

Fig1. CMOS & FinFET LDR

這里采用 λ 基準(zhǔn)版圖設(shè)計(jì)規(guī)則，對(duì) 7 nm FinFET 邏輯單元逐一進(jìn)行版圖刻畫。需要指出的是，CMOS 與 FinFET 的版圖規(guī)則大體一致，差異主要集中在鰭片的制造環(huán)節(jié)。

Fig1. 所示的鰭間距 P_FIN 是 FinFET 版圖設(shè)計(jì)的核心幾何參數(shù)之一，定義為兩條相鄰平行鰭中心線之間的最小距離，其具體取值由所選 FinFET 工藝決定。業(yè)界目前存在兩種主流工藝：

光刻定義（lithography-defined）：受限于光刻分辨率，P_FIN 較大；

隔離柵定義（spacer-defined）：通過更復(fù)雜、更昂貴的多重圖形化工藝，將 P_FIN 壓縮一半，從而獲得更高密度 。

本文采用隔離柵定義工藝進(jìn)行版圖參數(shù).

7nm FinFET SG STC Layout

SG STC: Shorted-Gate Standard CellLayout

下面展示了若干基本單元的版圖示例。本標(biāo)準(zhǔn)單元庫(kù)中，所有柵極單元統(tǒng)一高 54λ。

INV-1X/2X/4X/8X Layout:

NAND2-1X/2X/4X Layout:

NOR2-1X/2X/4X Layout:

INV-1X/2X/4X 的“有效寬度”均為 18λ；2 輸入 NAND-1X/2X 亦為 27λ。INV-8X 與 2 輸入 NAND-4X 通過共享擴(kuò)散與寬度延伸分別達(dá)到 27λ 與 45λ 有效寬度；2 輸入 NOR 與對(duì)應(yīng)尺寸 NAND 面積相同。其中設(shè)計(jì)更大單元時(shí)，可采用共享源漏區(qū)與橫向延伸技術(shù)。

7nm FinFET IG STC Layout

IG STC: Independent-Gate StandardCell Layout

獨(dú)立柵（IG）FinFET 的引入帶來了一系列新的版圖設(shè)計(jì)規(guī)則。柵極被一分為二后，每一段都必須單獨(dú)引出接觸孔，因此需要在每對(duì)鰭之間的柵極多晶硅上各放置一個(gè)通孔。制約 IG 版圖的關(guān)鍵規(guī)則是 “CA over PC to RX” ：該規(guī)則要求在兩鰭之間額外預(yù)留寬度為 WM2M 的間距，以確保每個(gè)柵段都能布設(shè)接觸孔，如下圖所示。

Fig2.具有四個(gè)Fin的獨(dú)立柵極FinFET器件的布局

獨(dú)立柵（IG）標(biāo)準(zhǔn)單元的版圖示例見Fig3. 為保持 SG 與 IG 兩種模式間的單元級(jí)兼容，所有 IG 單元均沿用 SG 單元的固定高度。

Fig3. 7nm FinFET independent-gate layout of inverters,2-input NAND gates and 2-input NOR gates

Conclusion

納米級(jí) FinFET 器件憑借卓越的電壓可擴(kuò)展性與設(shè)計(jì)靈活性，正逐步成為晶體管工藝的首選。本文在 7 nm 節(jié)點(diǎn)下，針對(duì)短接?xùn)牛⊿G）與獨(dú)立柵（IG）兩種標(biāo)準(zhǔn)單元，系統(tǒng)評(píng)估了其在高性能與低功耗場(chǎng)景中的功率密度表現(xiàn)。構(gòu)建了一套遵循 λ 基準(zhǔn)版圖規(guī)則的 Liberty 格式標(biāo)準(zhǔn)單元庫(kù)，并對(duì)各單元版圖進(jìn)行精確刻畫。