在亞閾值區(qū)，若以對(duì)數(shù)尺度繪制其曲線，會(huì)呈現(xiàn)出線性關(guān)系，具體遵循自然對(duì)數(shù)規(guī)律（即ln(ex)=x）。這一現(xiàn)象表明，在達(dá)到閾值電壓（VT）之前，亞閾值傳導(dǎo)（或漏電流）在自然狀態(tài)下呈指數(shù)變化。
為什么閾下斜率在對(duì)數(shù)尺度下是線性的？（線性指數(shù)）
門電壓的輕微增加（在閾下區(qū)域內(nèi)）
電子在源極處的指數(shù)級(jí)增長(zhǎng)導(dǎo)致從源極的熱電子擴(kuò)散速率顯著上升.
Subthreshold Swing (SS)SS：
增加或減少id 10倍 (一個(gè)數(shù)量級(jí)) 所需的柵極電壓, SS由對(duì)數(shù)IDS與VGS斜率的倒數(shù)給出。
那么，SS 有哪些影響因素？
溫度，溫度升高，SS 增大。
柵氧化層電容增大，SS 減??；使用high k介質(zhì)，減小柵氧化層厚度，都可以使 SS 減小。
Si耗盡層電容減小，SS 減??；使耗盡層寬度增大的因素，例如襯底濃度Na減小，襯底偏置電壓增大，會(huì)使 SS 減小。
柵氧化層和襯底硅界面會(huì)存在一些界面缺陷，能存放電荷，這些缺陷的增加，相當(dāng)于疊加了一個(gè)電容，會(huì)使 SS 增大。
溝道長(zhǎng)度較小會(huì)使得柵控能力減弱， SS 增大。
柵電壓增大，隨著表面反型增強(qiáng)，柵對(duì)channel的控制能力就越弱，SS 增大。
其最小可實(shí)現(xiàn)值又是多少？
但一些新型器件，如隧穿器件（TunnelingTransistor）以及負(fù)電容器件，可以獲得低于此理論值的亞閾值擺幅。
Subthreshold LeakageLeakage
current mechanism-溝道穿通效應(yīng)-punch through
在相同的閾值電壓下，與A相比，B在亞閾值斜率（SS）上表現(xiàn)得更差。較小的SS（即更陡峭的斜率）對(duì)于將關(guān)態(tài)泄漏降至最低至關(guān)重要。
A 和 B 都具有類似的SS，然而，B在VGS=0V時(shí)的漏電是A的十倍。
因此在相同的SS下，為了降低動(dòng)態(tài)功率，縮放其VDD。curve右移，Ioff降低。
DIBL
Drain Induced Barrier Lowering (DIBL)
來(lái)自漏極的場(chǎng)強(qiáng)降低了源極處的電子注入勢(shì)壘，在柵極長(zhǎng)度較短的器件中（在 VDS = 0 時(shí)）觀察到的影響更為顯著。
漏極電場(chǎng)向溝道的侵入會(huì)降低源端電子注入勢(shì)壘，從而導(dǎo)致閾值電壓（VT）下降。該效應(yīng)受以下因素加?。?/span>
溝道（柵極）長(zhǎng)度（Lg）縮短
漏源電壓（VDS）升高
柵極逐漸失去對(duì)溝道的控制，而漏極的影響逐漸增強(qiáng)，上述機(jī)制還會(huì)使關(guān)態(tài)漏電流（Ioff）上升，并使亞閾值斜率（SS）惡化。
漏極感應(yīng)勢(shì)壘降低（DIBL）會(huì)在漏源電壓 VDS 升高時(shí)使閾值電壓 VT 下降。
DIBL 系數(shù) = ΔVT / ΔVDS
單位：mV/V
該系數(shù)定量描述每單位 VDS 上升所引起的 VT 降低量；理想情況下應(yīng)為 0。
DIBL 還會(huì)使亞閾值斜率（SS）變差，即其數(shù)值增大。
Short Channel Effect (SCE)
Vtsat, Vtlin, Vtgm：三種MOSFET閾值電壓對(duì)比
溝道越短，漏極電場(chǎng)向源端的穿透就越強(qiáng)；
因此，短溝道器件會(huì)表現(xiàn)出更顯著的 DIBL 漂移。
當(dāng)器件體區(qū)減薄時(shí)，漏極電場(chǎng)向源端穿透的程度會(huì)因體區(qū)耗盡區(qū)的“擠壓”而減弱，從而抑制 DIBL。
為進(jìn)一步改善 DIBL，還可采用以下工藝/結(jié)構(gòu)策略：
淺結(jié)源/漏（Shallow S/D junctions），
暈環(huán)（Halo）與倒阱（Retrograde wells）離子注入。
GIDL
Gate Induced Drain Leakage (GIDL)
知識(shí)日記：GIDL, Gate Induced Drain Leakage, 柵致漏極泄漏電流
此時(shí)，在柵-漏（N+）重疊區(qū)域，器件被迫進(jìn)入深耗盡狀態(tài)：柵極處于積累偏壓，漏極處于反向偏置。
柵-漏重疊區(qū)內(nèi)跨越柵氧的強(qiáng)垂直電場(chǎng)使價(jià)帶中的電子發(fā)生帶-帶隧穿，躍遷至導(dǎo)帶，從而產(chǎn)生 GIDL。
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Reference:
1. Fundamental of Modern VLSI Devices, Yuan Taur and Tak H. Ning
2. Modern Semiconductor Devices for Integrated Circuits, Chenming Hu
3. Semiconductor Fundamentals, Robert F. Pierret
4. Semiconductor Physics and Devices, Donald Neamen
5. Physics of Semiconductor Devices, Simon Sze6. Micron
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