中文字幕一级黄色A级片|免费特级毛片。性欧美日本|偷拍亚洲欧美1级片|成人黄色中文小说网|A级片视频在线观看|老司机网址在线观看|免费一级无码激情黄所|欧美三级片区精品网站999|日韩av超碰日本青青草成人|一区二区亚洲AV婷婷

一、CMOS晶體管發(fā)展方向

金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（Metal-Oxide-Semiconductor Field Effect Transistors，MOSFETs）是一種廣泛應(yīng)用于模擬電路與數(shù)字電路的基本單元，它在構(gòu)建集成電路中扮演關(guān)鍵角色。

在過(guò)去幾十年中，MOSFETs的發(fā)展基本遵從摩爾定律，單位面積上的晶體管數(shù)量每隔18 個(gè)月就會(huì)翻一倍。 但隨著晶體管特征尺寸進(jìn)入納米尺度，傳統(tǒng)硅半導(dǎo)體平面器件性能不僅難以提升，反而會(huì)出現(xiàn)衰退。

晶體管柵長(zhǎng)縮小引起了漏致勢(shì)壘降低（Drain Induced Barrier Lower，DIBL）、閾值電壓變化、亞閾值擺幅過(guò)高和熱電子效應(yīng)等現(xiàn)象，我們將這些現(xiàn)象統(tǒng)稱為短溝道效應(yīng)。

為了克服短溝道效應(yīng)，人們不斷探索新的溝道材料和器件結(jié)構(gòu)。在新材料方面，GaAs、InGaAs 和 InAs 等材料因?yàn)榫哂懈哌w移率特點(diǎn)被用來(lái)制備高速和高頻晶體管；原子層沉積 （Atomic Layer Deposition，ALD）生長(zhǎng)的 Al2O3、HfO2 等高K材料具有良好的界面質(zhì)量和低的柵漏電流，有利于進(jìn)一步降低器件功耗；第三代半導(dǎo)體，例如 ZnO、SiC、 GaN 和金剛石等，它們具有更寬的禁帶寬度、更高的擊穿電場(chǎng)，可以用來(lái)制備高溫、高頻、抗輻射及大功率器件。

在新結(jié)構(gòu)方面，多重柵極結(jié)構(gòu)大大提高了柵極對(duì)溝道的靜電控制能力，如鰭式場(chǎng)效應(yīng)晶體管（FinFET）和環(huán)柵場(chǎng)效應(yīng)晶體管（Gate-All-Around FET，GAAFET）。其中，環(huán)柵場(chǎng)效應(yīng)晶體管具備更好的柵極控制能力，是未來(lái)半導(dǎo)體技術(shù)的發(fā)展方向。 

2021年6月，英特爾公司公布了其最新制程工藝和封裝技術(shù)的創(chuàng)新路線圖，并對(duì)其未來(lái)芯片的制程節(jié)點(diǎn)進(jìn)行全新的命名。

在圖中，英特爾展示了其從九十納米節(jié)點(diǎn)到2025年的技術(shù)創(chuàng)新路線圖。從圖中我們可以看到每一次的芯片節(jié)點(diǎn)尺寸突破都依賴于新的技術(shù)突破。

Intel 90nm節(jié)點(diǎn)引入應(yīng)變硅技術(shù)，增強(qiáng)溝道遷移率；

Intel 45nm節(jié)點(diǎn)引入金屬柵和氧化鋁、氧化鉿等高K材料以獲得更高的柵電容同時(shí)抑制柵極漏電；

Intel 22 nm節(jié)點(diǎn)引入 FinFET 結(jié)構(gòu)，極大增強(qiáng)柵極對(duì)溝道控制能力；

Intel 4 nm節(jié)點(diǎn)采用極紫外（Extrem Ultra Violet，EUV）光刻技術(shù)，最大程度上提高曝光精度。

在未來(lái)的制程規(guī)劃中，Intel 20 A 將使用兩個(gè)突破性的技術(shù)以實(shí)現(xiàn)更高集成密度、更強(qiáng)性能、更低功耗的晶體管， 它們分別是 RibbonFET 和 PowerVia。

RibbonFET采用環(huán)柵結(jié)構(gòu)，可以進(jìn)一步縮小器件占用空間，提升晶體管的開(kāi)關(guān)速度并且保持高的驅(qū)動(dòng)電流密度。

PowerVia是英特爾自主研發(fā)的產(chǎn)業(yè)界第一個(gè)背面電流傳輸技術(shù)，它利用襯底實(shí)現(xiàn)對(duì)正面器 件的電源供給，減少了器件正面電極互聯(lián)布線的需求，從而達(dá)到優(yōu)化晶體管之間的信號(hào)傳輸和減小噪聲的目的。

PowerVia技術(shù)也使得正面的晶體管布局更加靈活，為實(shí)現(xiàn)多功能化器件提供可能。

從先進(jìn)半導(dǎo)體芯片制造的技術(shù)發(fā)展路線來(lái)看，毫無(wú)疑問(wèn)，新的晶體管結(jié)構(gòu)、 新的集成方式正在成為延續(xù)摩爾定律的關(guān)鍵所在。

 

二、臺(tái)積電2nm芯片量產(chǎn)實(shí)現(xiàn)方式

有消息稱臺(tái)積電稱2025年如期量產(chǎn)2nm芯片，這意味著什么呢？

臺(tái)積電的3→2，不同于7→5，也不同于5→4→3，16nm及以下的芯片，基本都采用FinFET（鰭式場(chǎng)效應(yīng)晶體管）架構(gòu)（三星3nm和2nm除外）。

臺(tái)積電的2nm，引入GAAFET（環(huán)繞柵極晶體管）架構(gòu)，這是質(zhì)變，F(xiàn)inFET像帆船的三角帆，接觸面積有限；GAA則是把帆做成圓筒形包裹桅桿，納米片的堆疊結(jié)構(gòu)就像百葉窗，可以顯著降低芯片漏電概率，提升穩(wěn)定性，降低功耗。

因此，臺(tái)積電的2nm，相比較4→3，肯定是提升更大的。從驍龍8gen3到驍龍8至尊（4nm到而且3nm)，都能提升這么大。更何況2nm呢？

IEEE論文參考三星的數(shù)據(jù)，顯示3nm GAA在0.7V電壓下漏電比4nm的FinFET低63%，雖然三星制造的3nm芯片還是不如臺(tái)積電制造的3nm，但跟自家的三星4nm比，已經(jīng)強(qiáng)太多了。

對(duì)于這一點(diǎn)參考三星獵戶座2200，2400到最近的2500，2400到2500是這幾年三星芯片提升最大的一代，三星的5nm和4nm堪稱漏電王（參考888和8gen1)，而GAA架構(gòu)幫三星很好的解決了漏電問(wèn)題。獵戶座2500的能效，性能非常接近驍龍8至尊（這還是建立在三星芯片設(shè)計(jì)遠(yuǎn)不如高通的情況下）

因此，對(duì)于臺(tái)積電的2nm，是制造工藝的大革新。

晶體管結(jié)構(gòu)正在由平面構(gòu)型向三維發(fā)展，這不僅能夠提高晶體管的性能，還可以進(jìn)一步縮小晶體管尺寸，增大集成密度。三維晶體管是一種多柵結(jié)構(gòu)器件，其柵極構(gòu)型包括最早的雙柵到鰭柵以及后來(lái)的π柵、Ω 柵和最終的環(huán)形柵結(jié)構(gòu)。

這些多柵結(jié)構(gòu)器件都具有很強(qiáng)的柵極控制能力，能夠有效改善由于器件尺寸縮小而引起的器件性能退化。

環(huán)柵晶體管主要有兩種器件類型：第一種是溝道平行于襯底的水平型環(huán)柵晶體管；第二種是溝道垂直于襯底的垂直型環(huán)柵晶體管。

垂直型環(huán)柵晶體管相對(duì)于對(duì)于水平型有以下三點(diǎn)優(yōu)勢(shì)：

1）當(dāng)器件尺寸相同時(shí)，三維垂直構(gòu)型器件擁有更高的封裝密度；

2）與橫向7納米技術(shù)節(jié)點(diǎn)相比，垂直布局的器件可以節(jié)約 10 -15%的功耗；

3）垂直型晶體管的柵極長(zhǎng)度不再由光刻決定，而是由沉積的柵極金屬薄膜厚度決定，這極大擺脫了對(duì)光刻設(shè)備的依賴程度。

因此，三維垂直環(huán)柵晶體管以及三維集成技術(shù)在未來(lái)集成電路中起到至關(guān)重要的作用。

然而，三維垂直型環(huán)柵晶體管不同電極之間的互聯(lián)尤為復(fù)雜，目前采用的制造技術(shù)多為層 層堆疊和打孔方式。

 

三、環(huán)柵晶體管(GAA)如何制造？

三維多柵晶體管主要有兩大類：一類是水平型 （lateral-type），其溝道平行于襯底；另一類是垂直型（vertical-type），其溝道垂直于襯底。

這兩種器件結(jié)構(gòu)幾乎同步開(kāi)始發(fā)展。 1987 年研發(fā)了基于絕緣體上硅（Silicon On Insulator， SOI）襯底的雙重柵極晶體管，其溝道平行于襯底，如示意圖(a)所示。1989年，利用 Si 島側(cè)壁熱氧化的方式，實(shí)現(xiàn)溝道垂直于襯底的雙重柵極結(jié)構(gòu)，其結(jié)構(gòu)見(jiàn)示意圖(b)。由此，多重柵極結(jié)構(gòu)引起人們極大的關(guān)注。1990年，基于 SOI 襯底制備了水平型環(huán)柵結(jié)構(gòu)晶體管，其結(jié)構(gòu)示意圖(c)。

(1)水平型環(huán)柵晶體管

隨著微電子工藝的不斷發(fā)展，尺寸更小、性能更好的多柵晶體管不斷涌現(xiàn)。 2006年，首次在SOI襯底上制造出了溝道直徑小于 5 nm 的水平型環(huán)柵納米線晶體管，如圖所示。

由于水平型的溝道需要利用掩模進(jìn)行刻蝕，所得到的溝道形狀很難是完美的圓柱形，這不利于柵極對(duì)溝道的控制。S.Bangsaruntip 等人將刻蝕后的 Si 溝道在氫氣氛圍下進(jìn)行退火，得到更優(yōu)的溝道形貌，在此基礎(chǔ)上實(shí) 現(xiàn)了更好性能的水平型環(huán)柵晶體管制備，其主要工藝步驟如下圖所示。

首先，利用電子束光刻定義出條狀圖形，沉積氧化硅作為掩模，然后利用反應(yīng)離子刻蝕機(jī) 刻蝕出條狀溝道，去除掩模后，將樣品在氫氣氛圍下退火。氫氣氛圍下的退火可以使溝道側(cè)壁更為光滑，減薄溝道厚度，同時(shí)改善溝道截面形貌，由方形轉(zhuǎn)化為完美的圓柱形。改良后的溝道形貌如下圖。接下來(lái)沉積 TaN 得到柵氧化層，為了解決源漏串聯(lián)電阻過(guò)大的問(wèn)題，研究者通過(guò)定向外延的方式在非溝道區(qū)域外延生長(zhǎng)出一層 Si。

為了提高水平型環(huán)柵晶體管的集成密度，Byung-Hyun Lee 等人利用深硅刻蝕技術(shù)，在體硅材料上成功制作出了三維空間堆疊的多根環(huán)柵納米線器件，其器件結(jié)構(gòu)和主要工藝步驟如下圖所示。

上圖(a)是實(shí)現(xiàn)水平溝道垂直方向上堆棧結(jié)構(gòu)刻蝕方法示意圖，主要是利用 ICP-RIE 的干法刻蝕技術(shù)實(shí)現(xiàn)。首先是 C4F8 的聚合物鈍化過(guò)程，用來(lái)保護(hù)硅溝道的側(cè)壁；第二步是利用 SF6 對(duì)硅材料的各向同性刻蝕特性，將底部硅完全刻蝕干凈，實(shí)現(xiàn)垂直方向上硅納米線分離。通過(guò)這兩個(gè)步驟循環(huán)，便可以實(shí)現(xiàn)水平溝道的垂直方向集成。

圖(b)是實(shí)際制備的器件SEM圖。

目前，盡管有較多的科學(xué)家利用水平鋪展和垂直堆棧的方法來(lái)實(shí)現(xiàn)水平型環(huán)柵納米線晶體管的集成，但是這樣的方法不僅工藝復(fù)雜而且溝道形貌較差，成本也隨之上升。此外，在垂直堆棧結(jié)構(gòu)上實(shí)現(xiàn)納米長(zhǎng)度的柵電極也較為困難。而垂直型環(huán)柵晶體管由于其溝道垂直于襯底，則可以很好的解決上述問(wèn)題。

(2)垂直型環(huán)柵晶體管

按溝道的形成方式，我們可以將垂直型環(huán)柵晶體管的制備方法分為兩大類，即“自下而上”和“自上而下”制備方法。

(A) “自下而上”的生長(zhǎng)方法

對(duì)于第一類“自下而上”的生長(zhǎng)方法，溝道材料是從平面“自下而上”垂直于襯底表面而生長(zhǎng)。其中，典型的生長(zhǎng)方法是氣液固（Vapor Liquid Solid，VLS）方法。

VLS 方法使用特定金屬作為催化劑，在樣品表面誘導(dǎo)生長(zhǎng)垂直與襯底的納米線。

第二種是“自上而下”的刻蝕加工方法，利用半導(dǎo)體工藝中的刻蝕工藝來(lái)實(shí)現(xiàn)垂直于襯底的溝道。

在“自上而下” 方法中，按照柵極制備先后又可以分為兩種不同工藝：后柵和先柵工藝。

后柵工藝是基于半導(dǎo)體工藝制備好的納米線，分別利用 ALD、磁控濺射和電子束蒸發(fā)等鍍膜設(shè)備完成柵介質(zhì)材料和柵電極材料的制備。

先柵工藝則是先利用鍍膜設(shè)備制備多層薄膜，其中包括介質(zhì)隔離層和柵電極層，再利用曝光以及刻蝕等方法實(shí)現(xiàn)圓柱形溝槽的制備，在溝槽中接著利用鍍膜設(shè)備實(shí)現(xiàn)柵介質(zhì)的制備，最后外延硅、鍺硅等材料形成溝道。

下圖是采用“自下而上”的 VLS 方法制備出了 Ge/Si 核/殼垂直型環(huán)柵無(wú)結(jié)晶體管，通過(guò)Ge的高空穴遷移率以及Ge/Si異質(zhì)結(jié)結(jié)構(gòu)形成的一維高密度空穴氣，實(shí)現(xiàn)了高性能的p溝道 MOSFET，制備流程如下圖所示。

第一步：通過(guò)VLS 法在硅襯底上實(shí)現(xiàn)垂直納米線生長(zhǎng)；

第二步，通過(guò)原子層沉積生長(zhǎng) 10 nm 高 K 介質(zhì)層氧化鋁；

第三步，濺射沉積50 nm 的金屬鎢作為柵電極；

第四步，旋涂光刻膠，利用回刻法去除特定厚度；

第五步，利用光刻膠為掩模去除頂部多余柵極金屬；

第六步，再次利用ALD 生長(zhǎng)20nm 氧化鋁作為柵極和頂層電極的絕緣層；

第七步，利用旋涂玻璃作為隔離介質(zhì)層并去除頂部氧化鋁露出溝道材料；

第八步，沉積75 nm金屬Ni作為頂電極。

整個(gè)完成的器件結(jié)構(gòu)如圖下圖(a)所示。

“自下而上”的制備方法存在一些缺點(diǎn)，如其生長(zhǎng)方法需要使用特殊金屬催化，會(huì)對(duì)對(duì)器件形成一定污染。此外，在實(shí)際器件制備中也很難固定納米線的生長(zhǎng)位置，從而難以確定器件的位置。利用VLS方法生長(zhǎng)的納米線直徑和高度也存在一定的差異性，這對(duì)晶體管的均勻性有極大影響，“自下而上”方法與目前主流CMOS集成電路工藝的兼容性較差。因此，發(fā)展與傳統(tǒng) CMOS 工藝兼容的“自上而下”制造方法更受人們青睞。

利用后柵工藝實(shí)現(xiàn)了多陣列、高性能的垂直環(huán)柵納米線晶體管的大面積集成，其器件示意圖和截面TEM圖如下圖所示。

(B) “自上而下”的生長(zhǎng)方法

下圖是典型的“自上而下”后柵工藝制備的垂直環(huán)柵晶體管，其詳細(xì)流程如下圖所示。

第一步，通過(guò)電子束曝光實(shí)現(xiàn)掩模的定義；

第二步，利用RIE實(shí)現(xiàn)垂直溝道的加工；

第三步，在725 ℃的管式爐中熱氧化形成柵介質(zhì)層，并利用 RIE 去除頂部和底部的氧化層只保留側(cè)壁氧化層；

第四步，各向異性沉積一層15nm 金屬Pt，500 ℃退火后形成源漏接觸；

第五步，利用HSQ形成介質(zhì)層，均勻去除頂部多余厚度；

第六步，各向異性沉積柵極金屬 Cr，形成環(huán)柵電極；

第七步，與第五步同樣的方法實(shí)現(xiàn)介質(zhì)隔離層，并定義接觸孔；

第八步，沉積400nm的金屬 Al 實(shí)現(xiàn)電極接觸。

經(jīng)過(guò)以上步驟最終實(shí)現(xiàn)陣列垂直環(huán)柵晶體管的制備。

利用先柵工藝制備了垂直溝道型的 3D NAND。其主要加工步驟如下圖(a)所示。

其工藝流程為，在p型晶圓上利用離子注入和退火方法形成 300 nm 厚的n型區(qū)；接著，沉積30 nm氧化硅、200nm重?fù)诫sp型多晶硅和40nm氧化硅形成三層結(jié)構(gòu)，其中200nm重?fù)诫s多晶硅作為柵極；然后，對(duì)多層薄膜進(jìn)行刻蝕，實(shí)現(xiàn)孔洞結(jié)構(gòu)；再然后利用外延生長(zhǎng)的辦法，向孔洞結(jié)構(gòu)中填充柵介質(zhì)材料和溝道材料，最終形成上圖(b)的電路。

這種方法在生產(chǎn)3D NAND中已經(jīng)十分成熟，與后柵工藝相比，其無(wú)需加工高深寬比的垂直溝道，對(duì)刻蝕工藝要求也隨之下降，增加了工藝穩(wěn)定性，減少了工藝復(fù)雜程度，但其溝 道材料依賴于外延生長(zhǎng)技術(shù)，因此對(duì)于溝道材料選擇具有一定局限性。

 

四、結(jié)論

我們總結(jié)了三維環(huán)柵晶體管的兩種結(jié)構(gòu)類型及其常用制備工藝，發(fā)現(xiàn)垂直型環(huán)柵晶體管相對(duì)于水平型環(huán)柵晶體管有以下四點(diǎn)優(yōu)勢(shì)：

第一，三維環(huán)柵晶體管溝道形貌更優(yōu)，無(wú)論是“自下而上”還是“自上而下”方法制備的溝道 都可以獲得更理想的圓柱形結(jié)構(gòu)；

第二，三維垂直型晶體管的柵極長(zhǎng)度可以通過(guò)淀積的柵極金屬厚度決定，這使得器件的柵長(zhǎng)不再依賴于光刻能力，大大降低了對(duì)高精度光刻的需求；

第三，垂直型環(huán)柵晶體管有更高的集成密度，對(duì)三維空間利用更充分，更方便多整列器件制備，進(jìn)一步提高器件集成密度；

第四，垂直型晶體管的功耗要比水平型晶體管功耗更低。

三維垂直型環(huán)柵晶體管具備以上這些優(yōu)點(diǎn)，但其制備流程仍較為復(fù)雜，尤其在柵、源、漏電極的互聯(lián)過(guò)程中，往往需要通過(guò)旋涂介質(zhì)隔離層和打孔等復(fù)雜工藝。此外，層層堆疊工藝造成不同電極之間寄生效應(yīng)加劇，不利于器件性能提升。

為了解決現(xiàn)有技術(shù)存在的制備流程復(fù)雜、寄生電容大和成本高昂等缺點(diǎn)，實(shí)現(xiàn)高效、低成本、高性能的三維垂直環(huán)柵晶體管加工目標(biāo)，仍需要探索新的加工方法和技術(shù)手段。

 

參考文獻(xiàn)：

(1)孫馳 基于FIB_FEB技術(shù)的三維環(huán)柵晶體管加工與性能研究[D].

(2)知乎ID:忽聞天上仙 鏈接：https://www.zhihu.com/people/da-lao-lai-bei-bing-kuo-luo-zhu.

(3)雷雨璋 先進(jìn)等離子體干法刻蝕工藝形貌效應(yīng)仿真與驗(yàn)證研究[D].