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在半導(dǎo)體制造工藝波動(dòng)可被拆成三層： 

Local variation（intra-die） 

局部工藝不匹配

define: within die variation obtained from mismatch data.

intra-die, 片內(nèi)變化是指在任意一個(gè)芯片內(nèi)部空間上出現(xiàn)的偏差。這種片內(nèi)變化的來(lái)源多種多樣，具體取決于決定目標(biāo)參數(shù)的制造步驟的物理特性。與芯片間變化（inter-die variation）不同——后者影響的是每個(gè)芯片上所有結(jié)構(gòu)的均值偏移。片內(nèi)變化（或稱(chēng)為芯片內(nèi)部的方差）會(huì)導(dǎo)致同一芯片上各結(jié)構(gòu)之間的 match 行為受損。對(duì)于芯片間變化，關(guān)注點(diǎn)在于整個(gè)芯片上參數(shù)一致上升或下降如何影響性能或參數(shù)良率；而對(duì)于片內(nèi)變化，關(guān)心的是整個(gè)一組元件（這些元件可以是單個(gè)MOS晶體管或信號(hào)線(xiàn)段，也可以是電路中任何其他幾何或電氣參數(shù)）如何偏離其設(shè)計(jì)值或標(biāo)準(zhǔn)值，以及這些器件彼此之間如何無(wú)意地產(chǎn)生差異。

定義：同一個(gè)器件在同一芯片不同區(qū)域之間的隨機(jī)差異。 同一個(gè)die里緊挨著的兩個(gè)完全一樣的器件其實(shí)也不會(huì)有完全一樣的performance，這就是mismatch。

量值：σ_local ∝ 1/√(W·L)（Pelgrom's Law）。

其中 AVT 是一個(gè)僅取決于工藝的常數(shù)。

來(lái)源：線(xiàn)邊緣粗糙度、摻雜、應(yīng)力、納米級(jí)差異。 例如，設(shè)計(jì)上完全相同的兩個(gè)互連線(xiàn)，如果位于芯片的不同區(qū)域，可能會(huì)因光刻效應(yīng)、等離子體刻蝕微負(fù)載效應(yīng)或其他原因而形成寬度不同的導(dǎo)線(xiàn)。

影響：芯片內(nèi)部性能，如SRAM 讀/寫(xiě)裕度、ADC 失調(diào)、差分對(duì)失調(diào)電壓。 

Global variation（inter-die） 

全局工藝不匹配

define: die-to-die, wafer-to-wafer, lot-to-lot and mask-to-mask

inter-die, 芯片間變化是指在名義上完全相同的芯片之間（無(wú)論這些芯片是在同一晶圓、不同晶圓還是不同批次上制造的），某個(gè)參數(shù)值的差異。在電路設(shè)計(jì)中，這種變化通常表現(xiàn)為芯片上所有器件或結(jié)構(gòu)的某個(gè)參數(shù)值（如閾值電壓 Vth 或?qū)Ь€(xiàn)寬度）的均值發(fā)生偏移。

定義：同一個(gè)器件在芯片與芯片之間（或 wafer-to-wafer、lot-to-lot）的系統(tǒng)性偏移。 

量值：通常用 Process Corner（FF/SS/TT）覆蓋。

來(lái)源：爐管溫度梯度、CMP 整片不均勻、光刻漂移、膜厚斜坡。 

影響：芯片間性能，如時(shí)鐘頻率分布、功耗。 

Total variation

定義：把上述兩項(xiàng)當(dāng)作獨(dú)立隨機(jī)變量相加，得到測(cè)量或仿真的最終離散。 

公式：σ_total² = σ_global² + σ_local² （total variation的平方等于global variation的平方加上local variation的平方）