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在人工智能（AI）和高性能計算（HPC）的浪潮推動下，對算力的需求正以指數(shù)級增長。然而，傳統(tǒng)的芯片制造和封裝技術已成為限制系統(tǒng)性能提升的關鍵瓶頸。隨著晶體管尺寸逼近物理極限，“內(nèi)存墻”（Memory Wall）問題日益突出，即處理器與內(nèi)存之間的數(shù)據(jù)傳輸速率和能效無法滿足計算核心的需求。為了解決這一挑戰(zhàn)，半導體行業(yè)將目光投向了先進封裝技術（Advanced Packaging Technology, APT），本文將以臺積電（TSMC）的CoWoS®(Chip on Wafer on Substrate)技術為主介紹行業(yè)主流的2.5D封裝解決方案。

  CoWoS技術并非簡單的芯片堆疊，它是一種2.5D封裝解決方案，通過引入高密度的硅中介層（Silicon Interposer），實現(xiàn)了邏輯芯片（如GPU或ASIC）與高帶寬內(nèi)存（HBM）之間超短距離、超高密度的互連。這極大地提升了數(shù)據(jù)帶寬，降低了功耗，是NVIDIA H100/B200等頂級AI芯片得以實現(xiàn)其驚人性能的關鍵技術。 

CoWoS 家族：S、R、L 三大技術路線的演進

隨著市場對芯片尺寸和集成度的要求不斷提高，臺積電的CoWoS技術也從最初的CoWoS-S發(fā)展出了CoWoS-R和CoWoS-L兩個重要分支，形成了適應不同應用場景的“CoWoS家族”。理解這三者的區(qū)別，是理解當前先進封裝格局的關鍵。 

1、CoWoS-S (Silicon Interposer)

  CoWoS-S是CoWoS技術的經(jīng)典形態(tài)，其中的“S”代表Silicon Interposer（硅中介層）。它使用一塊完整的硅片作為中介層，通過硅通孔（TSV）技術連接上層的芯片和下層的基板。

特點: 硅中介層提供了極高的布線密度和優(yōu)異的電氣性能，能夠集成深溝槽電容（eDTC）以改善電源完整性。

局限性: 硅中介層的尺寸受限于光刻機的視場（Reticle Size），傳統(tǒng)上最大為1X Reticle。雖然臺積電通過掩模拼接（Mask Stitching）技術將其擴展到3.3X Reticle Size（約2700mm²），但成本高昂且良率控制難度大。

應用: 適用于對性能要求極致、尺寸在3.3X Reticle以內(nèi)的頂級AI芯片。

2、CoWoS-R (RDL Interposer)

  CoWoS-R中的“R”代表Redistribution Layer Interposer（重布線層中介層）。它使用有機材料和重布線層（RDL）來替代昂貴的硅中介層。

特點: RDL中介層成本相對較低，且具有一定的柔性，能更好地緩解芯片與基板之間因熱膨脹系數(shù)（CTE）不匹配而產(chǎn)生的應力，從而提高封裝可靠性和良率。

局限性: RDL的布線密度低于硅中介層，因此互連帶寬和性能略遜于CoWoS-S。

應用: 適用于對成本和可靠性有較高要求，且對互連密度要求稍低的場景。 

3、CoWoS-L (Local Silicon Interconnect)和INTEL EMIB (Embedded Multi-die Interconnect Bridge) 

  CoWoS-L是最新的技術分支，其中的“L”代表Local Silicon Interconnect（局部硅互連）。它巧妙地結合了CoWoS-S的高性能和CoWoS-R的大尺寸靈活性。

特點: CoWoS-L在有機基板上嵌入了一塊或多塊局部硅互連（LSI）芯片，這些LSI充當了高性能的“硅橋”，用于連接邏輯芯片和HBM。這使得封裝尺寸可以遠超3.3X Reticle的限制，同時在關鍵互連區(qū)域保持了硅中介層的高密度和高性能。

趨勢: 隨著AI芯片尺寸的爆炸式增長，CoWoS-L正成為超大芯片（如NVIDIA Blackwell B200）的首選封裝方案，市場需求正強勁地轉向CoWoS-L。

INTEL的EMIB封裝也是一種2.5D封裝技術，旨在提供類似于CoWoS的高性能互連，同時降低成本和復雜性。

技術特點: EMIB和CoWoS-L物理原理上看是一樣的，兩者都拋棄了昂貴且受限的全尺寸硅中介層，轉而使用“局部硅橋”來連接芯片，以實現(xiàn)高帶寬、低成本和超大尺寸封裝。

優(yōu)勢:由于硅橋的面積很小，EMIB避免了制造大尺寸硅中介層的高成本和低良率問題，提供了更靈活、更具成本效益的2.5D解決方案。

  從工程實現(xiàn)上看Intel EMIB和TSMC CoWoS-L是是不一樣的，Intel EMIB是將硅橋嵌入在封裝基板（Substrate）中，屬于基板級集成，TSMC CoWoS-L是將硅橋（LSI）嵌入在RDL中介層中，屬于晶圓級集成。

先進封裝的市場挑戰(zhàn)與未來展望

  EMIB和CoWoS-L的出現(xiàn)，標志著2.5D封裝技術進入了“局部硅橋”時代。它們都巧妙地利用了硅橋的高密度互連優(yōu)勢，同時規(guī)避了全尺寸硅中介層的成本和尺寸限制。

EMIB是Intel在其IDM模式下，利用自身封裝能力實現(xiàn)的高效、低成本解決方案。

CoWoS-L是臺積電在其代工生態(tài)中，整合InFO和CoWoS技術，為客戶提供超大尺寸AI芯片封裝的頂級方案。且像創(chuàng)意電子（GUC）這樣的ASIC設計服務公司，他們提供從芯片到封裝再到系統(tǒng)的協(xié)同設計（Co-design）和仿真服務，確保復雜2.5D結構的良率和性能，在CoWoS生態(tài)中扮演了重要角色。

附：臺積電的InFO技術簡介(Integrated Fan-Out)集成扇出型封裝

  InFO是一種晶圓級封裝（Wafer-Level Packaging, WLP）技術，其核心創(chuàng)新在于移除了傳統(tǒng)的封裝基板，直接在重構晶圓上制作高密度的重布線層（RDL）來實現(xiàn)芯片間的互連。這種“扇出”結構使得I/O可以在芯片面積之外的區(qū)域扇出，從而增加了連接的靈活性和密度。

  技術特點: InFO技術通過RDL互連，極大地縮短了信號傳輸路徑，帶來了優(yōu)異的電學性能和散熱性能。由于沒有傳統(tǒng)基板，封裝厚度得以大幅降低，這使其成為移動設備（如智能手機處理器）的首選方案（InFO-PoP）。

  對于高性能計算領域，InFO-oS(on Substrate) 則將RDL中介層置于基板之上，實現(xiàn)了多個邏輯芯片和HBM的集成，提供了比CoWoS更具成本效益的2.5D替代方案。