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核心觀點(diǎn)：從FinFET向環(huán)繞柵極（GAA）晶體管架構(gòu)的轉(zhuǎn)型是必然趨勢(shì)。GAA架構(gòu)提供卓越的靜電控制能力，實(shí)現(xiàn)更陡峭的亞閾值斜率和更低的漏電流，并為未來(lái)架構(gòu)創(chuàng)新奠定基礎(chǔ)。

 

一、從FinFET到GAA：不可避免的轉(zhuǎn)型

這是繼平面MOSFET到FinFET之后的又一重大架構(gòu)變革。隨著先進(jìn)制程節(jié)點(diǎn)的推進(jìn)，F(xiàn)inFET的物理局限性日益凸顯：

寄生電阻增加：為了維持靜電控制，鰭寬必須大幅縮減

載流子遷移率下降：量子限制和表面粗糙散射導(dǎo)致性能退化

短溝道效應(yīng)難抑制：三面柵控結(jié)構(gòu)在極端縮放下控制力不足

GAA架構(gòu)的核心創(chuàng)新在于完全包裹溝道的柵極結(jié)構(gòu)，提供比FinFET三面控制更優(yōu)越的靜電完整性，能夠最大限度地減少短溝道效應(yīng)。

有效寬度挑戰(zhàn)：隨著單元高度持續(xù)縮小，有效寬度急劇減少。FinFET時(shí)代通過(guò)減少鰭數(shù)量（從4鰭減至2鰭）來(lái)應(yīng)對(duì)，但進(jìn)一步縮減至單鰭會(huì)導(dǎo)致驅(qū)動(dòng)電流不足。GAA架構(gòu)的采用成為必然，使單元高度可降至約100nm以下。

圖4：GAA架構(gòu)使能的低于100nm的激進(jìn)單元高度縮放

 

二、AI驅(qū)動(dòng)的器件縮放需求

人工智能技術(shù)的蓬勃發(fā)展，尤其是生成式AI，帶來(lái)了前所未有的數(shù)據(jù)處理需求：

圖1：GAA技術(shù)支持快速增長(zhǎng)的AI計(jì)算需求

芯片密度提升加速：從每2年翻倍加速至每3個(gè)月翻倍

大語(yǔ)言模型時(shí)代：進(jìn)一步加速至每2個(gè)月翻倍

計(jì)算能力要求：已達(dá)百億億次級(jí)，正向十億億次級(jí)推進(jìn)

GAA晶體管的卓越縮放和性能特性支持：

更高的SRAM密度：實(shí)現(xiàn)更緊湊高效的位單元尺寸

更大的嵌入式內(nèi)存容量：減少頻繁片外訪問(wèn)，提升數(shù)據(jù)局部性

更高效的系統(tǒng)：優(yōu)化高速串行器/解串行器數(shù)據(jù)流，降低通信開(kāi)銷(xiāo)

能耗挑戰(zhàn)：AI數(shù)據(jù)處理的激激使功耗急劇上升。預(yù)計(jì)到2030年全球數(shù)據(jù)中心用電量將增至三倍，數(shù)據(jù)中心將占全球用電量的約8%，凸顯節(jié)能邏輯晶體管的緊迫性。

圖2：AI計(jì)算需求驅(qū)動(dòng)的全球數(shù)據(jù)中心功耗快速增長(zhǎng)

 

三、GAA設(shè)計(jì)自由度與縮放策略

GAA FET相比FinFET引入了額外的設(shè)計(jì)自由度：

圖3：GAA作為未來(lái)邏輯的基礎(chǔ)技術(shù)，而不僅是FinFET的繼承者

連續(xù)納米片寬度圖案化

GAA FET允許類(lèi)似平面MOSFET的連續(xù)納米片寬度調(diào)節(jié)，突破了FinFET依賴(lài)離散鰭數(shù)的限制：

圖6：MBCFET™的設(shè)計(jì)靈活性和各種標(biāo)準(zhǔn)單元選項(xiàng)

寬納米片：在恒定電壓下功耗更高，但速度更快，適合高性能計(jì)算和服務(wù)器

窄納米片：功耗更低，適合移動(dòng)應(yīng)用處理器和AI系統(tǒng)

GAA FET利用納米片寬度作為關(guān)鍵設(shè)計(jì)參數(shù)，實(shí)現(xiàn)比FinFET更廣泛的覆蓋速度-功率譜。

圖7：GAA技術(shù)實(shí)現(xiàn)比FinFET更優(yōu)的頻率-能量特性

設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）

MBCFET™使在FinFET架構(gòu)中無(wú)法實(shí)現(xiàn)的DTCO技術(shù)成為可能，最大化芯片設(shè)計(jì)的實(shí)用性：

圖8：通過(guò)先進(jìn)NS優(yōu)化技術(shù)和新型DTCO策略實(shí)現(xiàn)超高速

超高速性能：通過(guò)先進(jìn)納米片配置和新型DTCO策略實(shí)現(xiàn)

多設(shè)計(jì)選項(xiàng)：在同一技術(shù)節(jié)點(diǎn)內(nèi)提供納米片寬度和堆疊數(shù)量的多種變化

變異性改善：增加堆疊納米片數(shù)量可緩解縮放帶來(lái)的變異性相關(guān)問(wèn)題

圖9：增加MBC堆疊數(shù)量改善Vt變異性

工藝使能器：門(mén)切割等技術(shù)促進(jìn)更緊湊的布局和更低的單元高度，優(yōu)化精細(xì)圖案化工藝并緩解局部布局效應(yīng)。

圖5：新的門(mén)切割方案實(shí)現(xiàn)單元高度縮放并緩解局部布局效應(yīng)

 

四、未來(lái)架構(gòu)展望

GAA架構(gòu)作為基礎(chǔ)平臺(tái)，為"超越GAA"技術(shù)奠定基礎(chǔ)：

背面供電網(wǎng)絡(luò)（BSPDN）集成

將BSPDN與GAA集成可增強(qiáng)性能和面積效率，適用于高性能和低功耗應(yīng)用。

垂直3D堆疊FET（3DSFET）

結(jié)合BSPDN與垂直3DSFET架構(gòu)可實(shí)現(xiàn)顯著的面積縮減，通過(guò)電源軌（VPR）和直接底部接觸（DBC）提供靈活布線選項(xiàng)。

Forksheet架構(gòu)

這些創(chuàng)新將基于GAA的結(jié)構(gòu)定位為下一代計(jì)算范式的結(jié)構(gòu)平臺(tái)，包括3D邏輯、內(nèi)存計(jì)算和基于Chiplet的AI系統(tǒng)。

圖10：針對(duì)多樣化應(yīng)用的GAA縮放策略

圖11：DTCO驅(qū)動(dòng)的BSPDN集成實(shí)現(xiàn)高性能和低功耗選項(xiàng)

圖12：利用FSPDN和BSPDN的3DSFET單元高度縮放策略

表1：邏輯行業(yè)開(kāi)發(fā)的晶體管架構(gòu)技術(shù)總結(jié)

 

總結(jié)與展望

面對(duì)物理縮放極限和AI不可持續(xù)能源需求的雙重挑戰(zhàn)，半導(dǎo)體行業(yè)向GAA技術(shù)的轉(zhuǎn)型標(biāo)志著邁向三維架構(gòu)創(chuàng)新的關(guān)鍵轉(zhuǎn)折。

GAA不僅是漸進(jìn)式改進(jìn)，更是一個(gè)清晰技術(shù)路線圖的基礎(chǔ)平臺(tái)，支持Forksheet、3DSFET等后續(xù)創(chuàng)新及其與BSPDN的協(xié)同集成。

通過(guò)系統(tǒng)性推進(jìn)這些核心技術(shù)，行業(yè)能夠?yàn)锳I的未來(lái)提供可持續(xù)的動(dòng)力，確保解決社會(huì)最緊迫全球挑戰(zhàn)所需的節(jié)能計(jì)算系統(tǒng)的持續(xù)進(jìn)步。