比利時半導體研發(fā)機構imec上個月發(fā)布了一份研發(fā)路線圖，主要概述了2020年代至2040年代半導體制造技術的發(fā)展趨勢，并重點介紹了幾項關鍵技術。
首先，需要指出的是，水平小型化在2010年代后期達到了極限。SRAM單元面積每兩年縮小一半（加工尺寸每兩年縮小0.7倍）的趨勢一直持續(xù)到2010年左右。之后，這一趨勢放緩至每四年縮小一半，大致從2012年到2018年。
此外，盡管自2020年以來技術節(jié)點不斷進步，但SRAM的單元面積基本保持不變。對于標準的6晶體管單元，其最小面積仍然在0.025平方微米到0.023平方微米之間。
1998 年至 2025 年 SRAM 單元面積縮減趨勢
即使水平小型化已接近極限，對半導體集成電路更高密度和更高性能的追求仍必須繼續(xù)。人工智能/高性能計算領域?qū)Ω呙芏群托阅艿男枨笠廊粡妱拧?/span>
因此，我們正通過利用“3D縮放”（不僅考慮水平方向，也考慮垂直方向）、在晶體管和布線中引入“新材料”以及“2.5/3D互連”技術等基礎技術，推動半導體器件的密度提升和性能增強。另一方面，內(nèi)存訪問瓶頸、穩(wěn)定供電難度增加、功耗急劇上升以及散熱技術亟待加強等挑戰(zhàn)，阻礙了人工智能/高性能計算系統(tǒng)性能的提升，因此，通過不同技術的協(xié)同優(yōu)化變得日益必要。
提升系統(tǒng)性能及新型元素技術協(xié)同優(yōu)化的挑戰(zhàn)。左圖展示了新型元素技術，上圖展示了提升系統(tǒng)性能的挑戰(zhàn)
值得一提的是，在本次路線圖中，首次披露了2A（0.2nm）以及sub-2A以下的芯片路線圖。
未來20年，基于邏輯的技術節(jié)點將不斷改進
imec認為，半導體邏輯器件的技術節(jié)點不僅會在2020年代持續(xù)發(fā)展，還會延續(xù)到2040年代。imec在其報告中展示的半導體邏輯器件技術節(jié)點跨越了28年，從2018年開始量產(chǎn)的“N7（7納米）節(jié)點”到2046年的“亞A2（小于2埃）節(jié)點”。從今年（2026年）算起，技術節(jié)點的改進還將持續(xù)20年。埃（Å）是長度單位，是納米長度的十分之一。
縱觀場效應晶體管（FET）技術，2018年的N7節(jié)點、2020年的N5（5nm）節(jié)點以及2023年的N3（3nm）節(jié)點均繼續(xù)采用FinFET技術。從2025年的N2節(jié)點開始，納米片F(xiàn)ET（也稱為GAA（全柵場效應晶體管））被選中。imec預測，納米片F(xiàn)ET將得到進一步改進，并應用于2028年的A14（1.4nm或14埃）節(jié)點和2031年的A10（1.0nm或10埃）節(jié)點。
隨后，在2034年，隨著工藝節(jié)點發(fā)展到A7（0.7納米或7埃），場效應晶體管（FET）技術將被互補型場效應晶體管（CFET）取代。CFET是一種將p溝道納米片F(xiàn)ET和n溝道納米片F(xiàn)ET垂直堆疊而成的晶體管，理論上，CMOS邏輯電路的晶體管密度預計將提高到納米片F(xiàn)ET的1.6至1.8倍。改進后的CFET將在2037年的A5（0.5納米或5埃）工藝節(jié)點和2040年的A3（0.3納米或3埃）工藝節(jié)點繼續(xù)使用。
據(jù)預測，從2043年的“A2（0.2納米或2埃）節(jié)點”開始，將使用“二維場效應晶體管（2D FET）”，其中CFET的納米片狀溝道材料將被“二維材料”取代。2D FET也將在2046年的“A2以下節(jié)點”中得到應用。
2018年至2046年半導體邏輯技術路線圖。該路線圖涵蓋了場效應晶體管（FET）技術和晶圓背面元件技術
2025-2037年布線技術路線圖
在半導體晶圓上制造大規(guī)模邏輯電路的過程大致分為前端工藝（FEOL）和后端工藝（BEOL）。前端工藝負責制造晶體管，而后端工藝則負責制造多層布線。通常，連接晶體管的布線（多層布線）是在晶體管制造完成后才形成的，因此工藝順序是先進行前端工藝，再進行后端工藝。
前文提到的路線圖主要列出了前端工藝（FEOL）開發(fā)的晶體管技術及其各自的工藝節(jié)點。imec 在其報告中也展示了后端工藝（BEOL）路線圖。BEOL 路線圖的時間范圍比 FEOL 路線圖要窄得多，從 2025 年的 2nm 節(jié)點（N2 節(jié)點）延伸到 2037 年的 A5/A3 節(jié)點。
2025 年 N2 節(jié)點的布線技術最小間距為 24nm 至 26nm，采用銅 (Cu) 作為布線金屬，并采用雙鑲嵌和單鑲嵌工藝。下一代節(jié)點，即 2028 年的 A14 節(jié)點，其最小間距將縮小至 20nm 至 22nm。這主要通過對 N2 節(jié)點的改進來實現(xiàn)。
到 2031 年的 A10 節(jié)點，最小布線間距將進一步縮小，達到 18nm 至 20nm。釕 (Ru) 是布線金屬的熱門候選材料，而空氣間隙則是相鄰布線間絕緣的熱門選擇。采用釕布線時，布線成型技術將轉(zhuǎn)變?yōu)闇p材制造法。過孔（連接各層的孔）的加工將采用自對準技術。
2034 年的 A7 節(jié)點旨在將最小間距縮小至 16nm-18nm。這將通過改進釕金屬、空氣間隙和自對準通孔技術來實現(xiàn)。2037 年的 A5 節(jié)點旨在進一步將最小布線間距縮小至 12nm-16nm。實現(xiàn)這一目標的技術仍在研發(fā)中。
2025-2032年電源技術路線圖
imec 還概述了其對高性能計算 (HPC) 先進封裝電路板電源技術的未來展望。目前的電源技術是在印刷電路板表面安裝多個集成電壓調(diào)節(jié)器 (IVR) 模塊，將電源電壓從 48V 直流降至 12V 直流，再進一步降至 0.8V 直流。
目前高性能計算（HPC）的電源技術，多個集成恒壓電路模塊安裝在電路板表面
2026年至2027年間，將出現(xiàn)一種新型電源技術，該技術可將多個集成電壓調(diào)節(jié)器（IVR：Integrated voltage regulator）系統(tǒng)集成到電路板內(nèi)部。這將縮小電路板面積，并縮短IVR與半導體芯片（3D IC和HBM）之間的距離。電源電路電阻和電容的降低有望提高電源效率并抑制噪聲。
下一代高性能計算電源技術預計將于2026-2027年問世，IVR系統(tǒng)已集成在電路板中
未來，集成電壓調(diào)節(jié)器（IVR）將被嵌入封裝基板、中間基板（中介層）以及半導體芯片的背面（3D IC）。預計采用此類下一代電源技術的高性能計算（HPC）模塊將在2028年至2032年間實現(xiàn)。此外，為了提高效率并降低噪聲，可能會采用基于硅（Si）上氮化鎵（GaN）技術的功率器件單片集成技術，以及采用金屬、高介電常數(shù)絕緣膜（絕緣體）和金屬的2.5D高容量MIM電容器技術。
下一代高性能計算電源架構預計將于 2028 年至 2032 年間出現(xiàn)（上圖）以及新的基礎技術
背面供電網(wǎng)絡（BS-PDN）散熱量減少
2028年至2032年間，一種備受關注的電源技術是用于硅芯片的“背面供電網(wǎng)絡（BS-PDN）”技術。傳統(tǒng)上，信號線和電源線（包括接地線）都布置在晶圓的正面。為了與BS-PDN區(qū)分開來，這種布置方式被稱為“正面供電網(wǎng)絡（FS-PDN）”。
在傳統(tǒng)的FS-PDN技術中，信號線和電源線混雜在表面。電源線的最大電流遠高于信號線。信號線可以通過水平方向的微型化來變細。然而，由于電流密度增加會導致電遷移，從而影響電源線的壽命，因此電源線不能做得過細。這限制了信號線的布局。
傳統(tǒng)供電網(wǎng)絡（FS-PDN，左）和下一代供電網(wǎng)絡（BS-PDN，右）的布線結構
因此，BD-PDN將電源網(wǎng)絡移至背面。正面現(xiàn)在只包含信號布線層，這簡化了布局并提高了信號布線密度。
BS-PDN 的缺點在于其散熱性能顯著下降。在 FS-PDN 中，背面的電路板起到了散熱通道的作用。而在 BS-PDN 中，除了電源線之外，背面的厚度可以忽略不計。移除電源線后，散熱通道被消除，導致散熱能力下降。
對比CPU核心陣列的最高工作溫度，F(xiàn)S-PDN保持在90.7°C，而BS-PDN則升至104.3°C。溫度升高了近14°C。
CPU核心陣列最高工作溫度對比。左圖為傳統(tǒng)供電網(wǎng)絡（FS-PDN），右圖為后置供電網(wǎng)絡（BS-PDN）
提高背面供電網(wǎng)絡（BS-PDN）的散熱性能
因此，我們嘗試提升散熱性能。我們將連接前后表面的介電材料更換為高導熱材料，并將導熱界面材料（TIM）也更換為高導熱材料。此外，我們還減小了TIM的厚度。通過這些措施，最高溫度降至97.1°C。
背部供電網(wǎng)絡 (BS-PDN) 的結構。在采取散熱措施之前（最高溫度 104.3°C）
具體而言，通過將結處的介電材料從傳統(tǒng)的二氧化硅更換為氮化鋁，導熱系數(shù)提高了40倍。通過這種材料更換，導熱界面材料的導熱系數(shù)提高了1.33倍。導熱界面材料的厚度減少到原厚度的60%。
背部供電網(wǎng)絡（BS-PDN）結構，實施散熱措施后的狀態(tài)（最高溫度 97.1°C）
此外，背部供電網(wǎng)絡的金屬化程度從傳統(tǒng)的50%提高到70%，并增加了一層厚度為3μm的銅接地層。因此，最高溫度降低至90.2°C。通過這些措施，最終溫度低于FS-PDN的最高溫度90.7°C。
這一結果歸功于對背部供電網(wǎng)絡本身的改進（最高溫度 90.2°C）
背部供電網(wǎng)絡散熱措施效果總結：措施實施前溫度為 104.3°C，實施后溫度降至 90.2°C，降幅約為 14°C
當然，這些散熱措施會導致成本增加。在批量生產(chǎn)中找到平衡點至關重要。
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