在很多人的直覺里，晶體管的性能主要由它“自己”的尺寸決定：溝道長一點還是短一點，寬一點還是窄一點，閾值電壓高一點還是低一點。
可一旦進入深納米時代，這個直覺就開始失效。
工程師發(fā)現(xiàn)：兩個畫出來完全一樣的 MOSFET，只要放在不同的版圖環(huán)境 里，最后測出來的閾值電壓、遷移率、驅(qū)動電流、匹配精度，甚至時序表現(xiàn)，都可能不一樣。
業(yè)界通常把這類現(xiàn)象歸入 LDE（Layout-Dependent Effects，版圖依賴效應）或局部版圖效應的范疇。
換句話說，先進工藝里的器件，已經(jīng)不是“一個點”，而是“帶著周圍環(huán)境一起工作的一個局部工藝系統(tǒng)”。
這正是 Device Sensitivity to Layout Proximity 的核心意思：器件對“鄰近版圖”的敏感性。
它不是短路，不是開路，也不是顯性的設計規(guī)則違規(guī)；它更像一種 合法但會悄悄改寫器件物理參數(shù) 的系統(tǒng)性偏移。
你滿足了 DRC（Design Rule Check，設計規(guī)則檢查），并不等于你拿到的就是“理想晶體管”；在先進節(jié)點里， 同樣的 drawn device（版圖繪制尺寸器件）不一定對應同樣的 effective device（等效器件）。
原因并不神秘，本質(zhì)上只有一句話： 制造過程作用的從來不是孤立圖形，而是局部圖形組合。
現(xiàn)代 CMOS工藝包含離子注入、熱處理、應力工程、光刻成像、蝕刻、填充、CMP等一整串環(huán)節(jié)。
每一個環(huán)節(jié)都不是“只看這根線、這個柵、這塊有源區(qū)”，而是會受到周圍材料、邊界、密度、距離、形狀的共同影響。
BSIM4（Berkeley Short-channel IGFET Model 4，伯克利短溝道絕緣柵場效應晶體管模型4）官方手冊也明確把應力效應和阱鄰近效應寫進了模型體系，說明這些影響已經(jīng)不是“經(jīng)驗問題”，而是必須進入緊湊模型和電路仿真的標準物理項。
更重要的是，隨著尺度繼續(xù)縮小，這些效應不會自己消失，反而會被放大。
公開行業(yè)文章和學術(shù)綜述都指出，版圖依賴效應在深亞微米到先進節(jié)點中成為越來越難以忽略的系統(tǒng)性變量，設計團隊必須盡早把它納入前期架構(gòu)、單元設計和版圖實現(xiàn)流程，否則后仿真與流片結(jié)果之間就會出現(xiàn)“明明尺寸沒變、性能卻變了”的反直覺落差。
02WPE（Well Proximity Effect，阱鄰近效應）
先看最經(jīng)典、也最容易講清楚的一類：WPE。
它和阱注入有關。
現(xiàn)代 CMOS 里形成阱區(qū)時，會使用高能離子注入，并用較厚的光刻膠去遮擋不需要注入的區(qū)域。
問題在于，離子并不會像理想數(shù)學直線那樣老老實實垂直下去；靠近光刻膠邊緣時，一部分離子會發(fā)生 側(cè)向散射，把額外的摻雜“帶”進本來不該那么高摻雜的區(qū)域。
結(jié)果就是：靠近阱邊緣的器件，溝道附近的有效摻雜濃度發(fā)生變化，閾值電壓也跟著偏移。
Faricelli 的綜述指出，這種影響距離可以達到 1 微米以上 ，觀測到的閾值電壓變化可達 50–100 mV（毫伏） ；BSIM4 手冊同樣給出了“閾值最高可偏移到約 100 mV、影響距離在微米量級”的說明。
這件事真正可怕的地方，不在于“閾值偏了幾個毫伏”，而在于它會把匹配性和 電流鏡這種模擬設計賴以生存的假設掀翻。
Drennan 等人的研究顯示，在 0.13 微米工藝測試結(jié)構(gòu)中，nMOS靠近阱邊緣時，閾值電壓可增加約 50 mV ，影響范圍大約延伸到 3 微米 ；對于相同尺寸器件，漏電流失配甚至可達到 30%。
論文還特別指出：如果不把 WPE 計入，電流鏡可能會被直接推離飽和區(qū)，造成嚴重甚至災難性的模擬電路失效。
從工程視角看，WPE 改變的是一個很“底層”的東西： 溝道摻雜背景。
而一旦溝道背景被改寫，后面的閾值、體效應、低場遷移率，都會跟著連鎖變化。
所以它不是“某個角落有點誤差”，而是 器件身份被周圍阱邊界重新定義了一部分。
這也是為什么業(yè)界把它標準化進模型，用 SCA（Scattered-well first-order integral，散射阱一階積分參數(shù)）、SCB（Scattered-well second-order integral，散射阱二階積分參數(shù)）、SCC（Scattered-well third-order integral，散射阱三階積分參數(shù)）等版圖提取量來表征空間分布影響。
03STI與 LOD（Length Of Diffusion，擴散長度效應）
如果說 WPE 主要改寫的是“摻雜”，那么 STI 相關效應改寫的往往是“應力”。
現(xiàn)代 CMOS 廣泛使用 STI 來隔離器件。工藝上看，它是在硅里刻出淺溝槽，再填入氧化物，最后拋平。
問題在于，STI 不是一個“沒有代價的絕緣墻”，它會在硅島里留下 非均勻的機械應力場。這個應力場會改變載流子遷移率，也會影響閾值電壓、飽和電流等參數(shù)。Drennan 的研究指出，STI 應力會引入明顯的 Idsat（Saturation Drain Current，飽和漏極電流）和 Vth（Threshold Voltage，閾值電壓）偏移；對于某些結(jié)構(gòu)，pMOS（P-channel Metal-Oxide-Semiconductor，P 溝道金屬氧化物半導體）導電性通常增強，而 nMOS 導電性則可能下降 15%–20% 。
這類效應在建模中經(jīng)常落到 LOD 上。所謂 LOD，并不是“擴散層畫得長一點短一點這么簡單”，而是器件溝道相對于有源區(qū)邊界的位置、柵到有源區(qū)邊緣的距離、相鄰 finger（晶體管指）之間的間隔，共同決定了溝道所感受到的局部應力。
BSIM4 手冊明確把 SA（Source-side Active spacing，有源區(qū)一側(cè)到柵的距離）、SB（Drain-side Active spacing，另一側(cè)到柵的距離）、SD（Source/Drain finger spacing，相鄰指間距）等量作為應力模型實例參數(shù)，并指出器件性能會成為 有源區(qū)幾何與器件在有源區(qū)中位置的函數(shù)。
這也是為什么多指器件、共享擴散、加 dummy（Dummy Device，虛設器件）這些傳統(tǒng)版圖動作，在先進工藝里不再只是“省面積”或“做漂亮”，而是會直接改變電學后果。
Drennan 的研究就發(fā)現(xiàn)，在多指電流鏡結(jié)構(gòu)中，加入 dummy 器件可以明顯緩沖 STI 應力帶來的不對稱性。
也就是說， dummy 不只是陪跑，它有時是在給真實器件“擋應力” 。
04光刻/蝕刻鄰近、圖形密度、OPC 與 CMP
很多人一提“鄰近效應”，腦子里先跳出來的是 WPE 或 STI，但從制造角度看， 光刻和圖形密度同樣是典型的“鄰居改變結(jié)果”。
當特征尺寸接近光學衍射極限時，掩模上的圖形不會被一比一、毫無失真地轉(zhuǎn)印到晶圓上。
OPC 就是為了解決這個問題而生：它通過在掩模上增加或削減小特征、邊角修飾或輔助圖形，去補償光學與工藝畸變。
2024 年一篇關于 MB-OPC（Model-Based Optical Proximity Correction，基于模型的光學鄰近修正）的論文明確指出，OPC 的目的就是補償從掩模到晶圓轉(zhuǎn)移過程中的光學與工藝失真，通過修改掩模圖形來提升最終圖案的可印刷性與精度。
這意味著什么？意味著同樣的目標線寬 ，如果周圍環(huán)境不同，最后打印出來的 CD（Critical Dimension，關鍵尺寸）和 EPE（Edge Placement Error，邊緣放置誤差）就可能不同。
也就是說，設計師畫的是一個幾何意圖，工藝真正制造出來的卻是一個“受周邊圖案共同決定”的結(jié)果。
到了更后面的平坦化環(huán)節(jié)，密度問題又會繼續(xù)放大：CMP 質(zhì)量強烈依賴版圖圖形特征，尤其是密度均勻性，所以芯片里必須加入 dummy fill（Dummy Fill，虛設填充）來平衡表面形貌。
可 dummy fill 也不是白送的，公開論文指出它雖然能改善平坦化，但也可能引入額外寄生電容、拖累電路性能；Siemens 的技術(shù)材料同樣強調(diào)，CMP 建模與 dummy fill 優(yōu)化必須同時考慮熱點修復和表面平坦度要求。
所以，版圖鄰近敏感性從來不只是“某一個晶體管離阱邊多近”，它還是誰在你旁邊、你有多密、你所處窗口的圖形分布是否均勻。
這就是為什么先進工藝的設計規(guī)則越來越像“生態(tài)約束”而不是“單點約束”：真正的對象已經(jīng)不是一根線，而是一整片局部圖形場。
05到了 FinFET 時代，“鄰居效應”不但沒消失，反而更細了
不少人會誤以為：從平面 MOSFET 走向 FinFET（Fin Field-Effect Transistor，鰭式場效應晶體管）之后，傳統(tǒng)平面工藝的鄰近問題會變?nèi)酢?/span>
事實恰好相反。公開研究顯示，F(xiàn)inFET 時代的局部版圖效應不但存在，而且被拆得更細，例如 LOD、GLE（Gate Line End Effect，柵線端點效應）、PSE（Poly Spacing Effect，多晶硅間距效應）、NDE（Neighboring Diffusion Effect，鄰近擴散效應）等都會造成器件電學變化。
Wang 等人在 14 nm FinFET 上的研究給出了很直觀的數(shù)據(jù)：四類應力相關 LDE 可導致最大 17.8% 的飽和電流漂移 和 4.6% 的閾值電壓漂移。
這已經(jīng)不是“實驗室里才看得見的小效應”，而是足以改變電路行為的工程級變量。
更麻煩的是，F(xiàn)inFET 的很多局部效應與柵切斷、虛設多晶硅、相鄰鰭/有源區(qū)距離、替換金屬柵周邊材料 密切相關。
也就是說，器件的性能不僅依賴“我有幾根 fin（鰭）”，還依賴“我旁邊留了多少空、放了什么、切口離我多近”。
這也是為什么先進節(jié)點的模擬和數(shù)字團隊越來越強調(diào)“layout in the loop（版圖進環(huán)）”：如果不把版圖鄰近參數(shù)提前納入仿真，前仿真和后仿真的鴻溝就會越來越大。
06為什么模擬電路、標準單元、存儲器都會被它“卡脖子”？
最先被版圖鄰近效應“教育”的，往往是模擬設計。
原因很簡單：模擬電路吃的是匹配 。
而 LDE 恰恰最擅長制造“系統(tǒng)性不匹配”。
Drennan 的論文中提到，光是 WPE 和 STI 兩種鄰近效應，就可能讓模擬電路偏置點偏移 20%–30%。
對于電流鏡、差分對、基準源、運放輸入級這類高度依賴器件對稱性的模塊，這幾乎等于在版圖層面提前埋下一顆“靜默雷”。
數(shù)字電路也逃不掉，只是表現(xiàn)形式不同。Faricelli 指出，標準單元的一個難點在于：單元周圍的真實鄰居在放置完成前并不知道，因此單元表征時常常要人為加一個“collar（鄰域包邊）”去模擬典型周邊環(huán)境，甚至在版圖放置中加入 dummy cells（虛設單元）來逼近表征場景。
換句話說，標準單元庫并不是只要把單元本體畫好就行， 它還要假設自己未來會住在什么社區(qū)里 。
再往大了說，存儲器陣列、I/O（Input/Output，輸入輸出）邊界單元、靠近宏單元邊界的邏輯單元，也都可能因為版圖環(huán)境突然改變而產(chǎn)生預期之外的性能漂移。
于是，今天的芯片設計已經(jīng)越來越不像“畫元件”，而更像“布置一片帶相互影響的微觀城市”。在這座城市里，器件性能很大程度上取決于你給它安排了什么鄰居。
07工業(yè)界到底怎么“馴服”這種敏感性？
第一步不是“消滅”，而是 建模。
BSIM4 已經(jīng)把 WPE 和應力效應作為標準模型項納入，說明今天的流程默認承認：版圖鄰近效應必須被仿真看見。
相應地，版圖提取工具會從版圖里抽取 SA、SB、SD、SCA、SCB、SCC 等參數(shù)，再回標到電路仿真里。
也就是說，現(xiàn)代設計流程不再滿足于“這是一只 1 微米/0.1 微米的 MOS”，而會繼續(xù)追問： 它離有源區(qū)邊多遠？離阱邊多近？左右環(huán)境對不對稱？
第二步是版圖規(guī)訓。
對于需要匹配的器件，工程上常見做法包括：保持同樣的阱邊距離、同樣的方向、同樣的有源區(qū)長度與邊界環(huán)境、對稱插入 dummy、避免一邊靠邊一邊懸空、讓相鄰器件共享一致的局部應力條件。對于標準單元和先進節(jié)點模擬設計，Cadence 等 EDA（Electronic Design Automation，電子設計自動化）廠商公開介紹的流程也強調(diào)，必須在實際版圖之前就把 WPE、STI/LOD 等效應提前帶進原型布局和仿真，否則后期修改代價會非常高。
第三步是制造與可制造性協(xié)同。
dummy fill 不是越多越好，guard ring（保護環(huán)）也不是一畫就靈。CMP 模型、填充密度、寄生電容、局部應力、單元上下文，需要一起優(yōu)化。
公開研究表明，更高質(zhì)量的 model-based（基于模型的）dummy fill 能比傳統(tǒng) rule-based（基于規(guī)則的）方法更好地平衡平坦化和性能代價；這背后折射出的現(xiàn)實是：先進工藝的版圖早就不是“幾條簡單規(guī)則”的游戲，而是制造、器件、模型、EDA 四條鏈同時咬合的系統(tǒng)工程。
08結(jié)語
真正理解 Device Sensitivity to Layout Proximity ，就會明白先進工藝里的一個根本變化： 器件不再只由“自己”定義，而是由“自己加上周圍環(huán)境”共同定義。
這件事看似只是版圖細節(jié)，背后卻連接著摻雜、應力、光刻、蝕刻、CMP、緊湊模型、單元表征和版圖實現(xiàn)全流程。
它改寫的也不只是幾個模型參數(shù)，而是工程師對“同尺寸器件應該同性能”這一直覺的認知基礎。
所以，先進節(jié)點里最值錢的經(jīng)驗，往往不是“這個器件該畫多大”，而是“這個器件該畫在誰旁邊”。
當你開始用這種視角看芯片，你看到的就不再是一個個孤立的晶體管，而是一整片彼此耦合、彼此塑造的微觀工藝生態(tài)。
這，才是半導體制造進入深水區(qū)之后，最反直覺、也最真實的一課。
原創(chuàng)聲明： 本文綜合公開資料梳理，轉(zhuǎn)載需授權(quán)。
參考資料:
1.Faricelli, J. V. Layout-Dependent Proximity Effects in Deep Nanoscale CMOS[C]//2010 IEEE Custom Integrated Circuits Conference (CICC). IEEE, 2010.
2.Drennan, P. G., Kniffin, M. L., Locascio, D. R. Implications of Proximity Effects for Analog Design[C]//2006 IEEE Custom Integrated Circuits Conference (CICC). IEEE, 2006. DOI: 10.1109/CICC.2006.320869.
3.Wang, Z., Chen, L., Yin, M. Analysis and characterization of layout dependent effect for advance FinFET circuit design[J]. Microelectronics Journal, 2022, 125:105449. DOI: 10.1016/j.mejo.2022.105449.
4.UC Berkeley Device Group. BSIM4v4.8.0 MOSFET Model User’s Manual[EB/OL]. 2013.
5.Cai, J., Yan, C., Tao, Y., Lin, Y., Wang, S.-G., Pan, D. Z., Zeng, X. A Novel and Unified Full-Chip CMP Model Aware Dummy Fill Insertion Framework With SQP-Based Optimization Method[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2021, 40(3):603-607.
6.Zheng, S., Xiao, G., Yan, G., Dong, M., Li, Y., Chen, H., Ma, Y., Yu, B., Wong, M. Model-based OPC Extension in OpenILT[EB/OL]. 2024.
7.Intel. Strained Transistors[EB/OL]. Intel Pressroom.
8.Cadence Community. Introduction to Cadence Virtuoso Advanced Node Design Environment[EB/OL]. 2013-01-28 .
9.Semiconductor Engineering. The Rise Of Layout-Dependent Effects[EB/OL]. 2013-02-28.
10.Siemens EDA. CMP simulation-based dummy fill optimization[EB/OL].
京公網(wǎng)安備11010802046783號
