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英特爾與臺(tái)積電關(guān)于先進(jìn)制程節(jié)點(diǎn)中的相同SRAM面積微縮成果對(duì)比

在4月15日的公眾號(hào)發(fā)文中我們?cè)敿?xì)闡述了英特爾基于18A工藝節(jié)點(diǎn)RibbonFET與PowerVia技術(shù)的高容量(HCC)/高密度(HDC)6T SRAM架構(gòu)：相較FinFET方案,HCC與HDC存儲(chǔ)單元面積分別縮減至0.77倍與0.88倍,對(duì)應(yīng)0.023μm²與0.021μm²。通過(guò)優(yōu)化傳輸門(PG)與下拉管(PD)比例,可在讀寫路徑間實(shí)現(xiàn)最低VMIN。RibbonFET技術(shù)使HDC/HCC存儲(chǔ)單元無(wú)需依賴字線欠壓驅(qū)動(dòng)(WLUD)等輔助電路即可達(dá)成具有競(jìng)爭(zhēng)優(yōu)勢(shì)的VMIN,并在全壓驅(qū)動(dòng)下獲得額外讀取性能增益。

臺(tái)積電在2025年ISSCC SRAM專題會(huì)議中詳述其2nm(N2)節(jié)點(diǎn)的SRAM微縮路線。SRAM微縮在3nm節(jié)點(diǎn)停滯之后,于2nm節(jié)點(diǎn)實(shí)現(xiàn)部分重啟。臺(tái)積電基于2nm的SRAM宏單元采用0.021μm²存儲(chǔ)單元,陣列規(guī)模為4096×145(總?cè)萘?80Kb)。相較前代節(jié)點(diǎn),存儲(chǔ)密度提升10%,達(dá)到38.1Mb/mm²。為實(shí)現(xiàn)這一目標(biāo),臺(tái)積電通過(guò)最大化存儲(chǔ)單元陣列規(guī)模并最小化外圍電路:2nm納米片晶體管技術(shù)改善了存儲(chǔ)單元的開關(guān)電流比,使得單條位線(BL)可負(fù)載的單元數(shù)量翻倍。相較于FinFET技術(shù)最大256單元/BL的限制,2nm技術(shù)允許其擴(kuò)展至512單元/BL。此外,采用飛行位線(FBL)架構(gòu)進(jìn)一步提升了陣列效率。這本質(zhì)上是利用納米片晶體管(NSH)較FinFET更優(yōu)的Ion/Ioff特性,重構(gòu)外圍電路設(shè)計(jì)。

綜上所述,盡管技術(shù)路徑不同(納米片vs納米帶),臺(tái)積電N2與英特爾18A均實(shí)現(xiàn)SRAM存儲(chǔ)單元0.021μm²級(jí)密度。從單純追求特征尺寸微縮,轉(zhuǎn)向器件結(jié)構(gòu)創(chuàng)新(GAA)與系統(tǒng)級(jí)供電/互連優(yōu)化(PowerVia/FBL)的協(xié)同設(shè)計(jì)。新型晶體管通過(guò)Ion/Ioff提升,推動(dòng)存儲(chǔ)陣列規(guī)模擴(kuò)展與外圍電路精簡(jiǎn),為存算一體架構(gòu)奠定物理基礎(chǔ)。

演講摘要

在本文中,臺(tái)積電(TSMC)提出了一種基于2nm CMOS納米片工藝的38.1Mb/mm² 高密度SRAM設(shè)計(jì),用于高密度與高能效計(jì)算應(yīng)用。該設(shè)計(jì)采用0.021um²的高密度存儲(chǔ)單元,并通過(guò)設(shè)計(jì)-工藝協(xié)同優(yōu)化(DTCO),使整體SRAM密度較前代技術(shù)節(jié)點(diǎn)提升1.1倍。

半導(dǎo)體賦能創(chuàng)新,智享生活

Outline

SRAM存儲(chǔ)單元及微縮趨勢(shì)

SRAM設(shè)計(jì)技術(shù)

最大化存儲(chǔ)單元效率

遠(yuǎn)端寫入輔助(FE-write assist)技術(shù)

遠(yuǎn)端預(yù)充電器(FE-pre-charger)

高性能計(jì)算雙泵(Double pump)SRAM架構(gòu)

芯片實(shí)測(cè)結(jié)果

總結(jié)

成功邁入納米片(NS)晶體管時(shí)代

基于三維集成電路(3DIC)技術(shù)定義和優(yōu)化,實(shí)現(xiàn)高能效計(jì)算與系統(tǒng)集成。

每根位線的存儲(chǔ)單元數(shù)量

更優(yōu)的納米片晶體管(NS)開態(tài)/關(guān)態(tài)電流比(Ion/Ioff)

納米片(NS)技術(shù)實(shí)現(xiàn)每根位線存儲(chǔ)單元數(shù)量翻倍

SRAM存儲(chǔ)單元及微縮趨勢(shì)

基于納米片技術(shù)的高容量(HC,High-Capacity)/高密度(HD,High-Density)存儲(chǔ)單元

高密度存儲(chǔ)單元(HD Cell)的外圍電路布局方案

采用2位-3行結(jié)構(gòu)的緊湊型外圍布局是高密度SRAM面積微縮的關(guān)鍵調(diào)節(jié)手段。

高容量存儲(chǔ)單元(HC Cell)的類似布局技術(shù)

緊湊的外圍電路布局可實(shí)現(xiàn)高密度(HD)宏單元微縮

N2工藝高密度(HD)位密度 >38.1Mb/mm²

設(shè)計(jì)工藝協(xié)同優(yōu)化(DTCO)推動(dòng)高容量SRAM宏單元持續(xù)微縮

1.18倍密度提升(相較于3nm工藝)

SRAM設(shè)計(jì)技術(shù)

最大化存儲(chǔ)單元效率

遠(yuǎn)端寫入輔助(FE-write assist)技術(shù)

遠(yuǎn)端預(yù)充電器(FE-pre-charger)

高性能計(jì)算雙泵(Double pump) SRAM 架構(gòu)

HD宏單元布局規(guī)劃

遠(yuǎn)側(cè)存儲(chǔ)陣列的NBL升壓技術(shù)挑戰(zhàn)

遠(yuǎn)端寫入輔助(Far End Write Assist)技術(shù)

M4金屬層充當(dāng)耦合電容,并負(fù)責(zé)將 NBL(負(fù)位線)信號(hào)傳輸至遠(yuǎn)側(cè)存儲(chǔ)陣列。

雙側(cè)NBL寫入輔助技術(shù)可恢復(fù)遠(yuǎn)端存儲(chǔ)單元的負(fù)位線效率

雙側(cè)預(yù)充電器與寫入驅(qū)動(dòng)器

位線預(yù)充電與列選信號(hào)傳輸至陣列遠(yuǎn)側(cè)

寫入數(shù)據(jù)信號(hào)(Write Data Signals)

由于位線(BL)RC參數(shù)增加

負(fù)位線(NBL)升壓電平在遠(yuǎn)端衰減

位線(BL)預(yù)充電速度在遠(yuǎn)端變慢

采用遠(yuǎn)端寫入輔助(FE-WA)與遠(yuǎn)端預(yù)充電(FE-PRE)的仿真波形

FE-PRE技術(shù)顯著提升位線(BL)預(yù)充電速度

AI/HPC對(duì)高內(nèi)存帶寬的需求: 雙泵6T SRAM設(shè)計(jì)

相較于8T(雙端口)SRAM的密度優(yōu)勢(shì)

在1R1W操作場(chǎng)景下,較單端口SRAM實(shí)現(xiàn)更高帶寬與最大頻率。

核心調(diào)控手段: 雙軌追蹤技術(shù)、NS技術(shù)與電路優(yōu)化

1.06倍最大頻率提升(相較于3nm工藝)

核心調(diào)控手段: NS技術(shù)、緊湊外圍布局與雙軌追蹤技術(shù)

動(dòng)態(tài)功耗降低: 較3nm工藝標(biāo)準(zhǔn)宏單元(Macro)減少11%

能效提升: 較3nm基準(zhǔn)工藝實(shí)現(xiàn)約1.19倍增益

TURBO ON模式: 繞過(guò)追蹤單元以優(yōu)化設(shè)計(jì)裕量

Fmax提升6.3%,同時(shí)保持充足的讀取/寫入裕量(RM/WM)。

動(dòng)態(tài)功耗降低11.5%: 通過(guò)減少BL/BLB電壓擺幅實(shí)現(xiàn)

TURBO OFF模式: 追蹤單元可實(shí)現(xiàn)更低的最小工作電壓(Vmin)操作

芯片實(shí)測(cè)結(jié)果

2Mb高密度(HD)SRAM最低工作電壓(VMIN)累積分布圖

寫入輔助(Write Assist)技術(shù)使2Mb高密度(HD)SRAM的偽1024cells/BL設(shè)計(jì)最低工作電壓(VMIN)降低超300mV。

寫入輔助(Write Assist)技術(shù)使256Mb高密度(HD)SRAM(256 cells/BL)的最低工作電壓降低超300mV。

雙泵SRAM最大工作頻率(Fmax)參數(shù)掃描分析圖

總結(jié)

成功在2nm納米片(Nanosheet)工藝上驗(yàn)證全功能高密度(HD)SRAM,實(shí)現(xiàn)38.1Mb/mm²存儲(chǔ)密度。

采用雙軌追蹤(Dual-Tracking)技術(shù)方案的高容量(HC)SRAM在1.05V電壓下實(shí)現(xiàn)4.2GHz工作頻率,較3nm工藝能效提升約1.19倍。