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本文是臺(tái)積電(TSMC)存儲(chǔ)器IP開發(fā)總監(jiān)Tsung-Yung Jonathan Chang博士在2025年第72屆國(guó)際固態(tài)電路會(huì)議(ISSCC)SRAM專題會(huì)議上發(fā)表的題為《A 38.1Mb/mm2 SRAM in a 2nm-CMOS-Nanosheet Technology for High-Density and Energy-Efficient Compute》的演講。

英特爾與臺(tái)積電關(guān)于先進(jìn)制程節(jié)點(diǎn)中的相同SRAM面積微縮成果對(duì)比在上篇公眾號(hào)發(fā)文中我們?cè)敿?xì)闡述了英特爾基于18A工藝節(jié)點(diǎn)RibbonFET與PowerVia技術(shù)的高容量(HCC)/高密度(HDC)6T SRAM架構(gòu)：相較FinFET方案,HCC與HDC存儲(chǔ)單元面積分別縮減至0.77倍與0.88倍,對(duì)應(yīng)0.023μm²與0.021μm²。通過(guò)優(yōu)化傳輸門(PG)與下拉管(PD)比例,可在讀寫路徑間實(shí)現(xiàn)最低VMIN。RibbonFET技術(shù)使HDC/HCC存儲(chǔ)單元無(wú)需依賴字線欠壓驅(qū)動(dòng)(WLUD)等輔助電路即可達(dá)成具有競(jìng)爭(zhēng)優(yōu)勢(shì)的VMIN,并在全壓驅(qū)動(dòng)下獲得額外讀取性能增益。臺(tái)積電在2025年ISSCC SRAM專題會(huì)議中詳述其2nm(N2)節(jié)點(diǎn)的SRAM微縮路線。SRAM微縮在3nm節(jié)點(diǎn)停滯之后,于2nm節(jié)點(diǎn)實(shí)現(xiàn)部分重啟。臺(tái)積電基于2nm的SRAM宏單元采用0.021μm²存儲(chǔ)單元,陣列規(guī)模為4096×145(總?cè)萘?80Kb)。相較前代節(jié)點(diǎn),存儲(chǔ)密度提升10%,達(dá)到38.1Mb/mm²。為實(shí)現(xiàn)這一目標(biāo),臺(tái)積電通過(guò)最大化存儲(chǔ)單元陣列規(guī)模并最小化外圍電路:2nm納米片晶體管技術(shù)改善了存儲(chǔ)單元的開關(guān)電流比,使得單條位線(BL)可負(fù)載的單元數(shù)量翻倍。相較于FinFET技術(shù)最大256單元/BL的限制,2nm技術(shù)允許其擴(kuò)展至512單元/BL。此外,采用飛行位線(FBL)架構(gòu)進(jìn)一步提升了陣列效率。這本質(zhì)上是利用納米片晶體管(NSH)較FinFET更優(yōu)的Ion/Ioff特性,重構(gòu)外圍電路設(shè)計(jì)。綜上所述,盡管技術(shù)路徑不同(納米片vs納米帶),臺(tái)積電N2與英特爾18A均實(shí)現(xiàn)SRAM存儲(chǔ)單元0.021μm²級(jí)密度。從單純追求特征尺寸微縮,轉(zhuǎn)向器件結(jié)構(gòu)創(chuàng)新(GAA)與系統(tǒng)級(jí)供電/互連優(yōu)化(PowerVia/FBL)的協(xié)同設(shè)計(jì)。新型晶體管通過(guò)Ion/Ioff提升,推動(dòng)存儲(chǔ)陣列規(guī)模擴(kuò)展與外圍電路精簡(jiǎn),為存算一體架構(gòu)奠定物理基礎(chǔ)。

演講摘要在本文中,臺(tái)積電(TSMC)提出了一種基于2nm CMOS納米片工藝的38.1Mb/mm² 高密度SRAM設(shè)計(jì),用于高密度與高能效計(jì)算應(yīng)用。該設(shè)計(jì)采用0.021um²的高密度存儲(chǔ)單元,并通過(guò)設(shè)計(jì)-工藝協(xié)同優(yōu)化(DTCO),使整體SRAM密度較前代技術(shù)節(jié)點(diǎn)提升1.1倍。

嵌入式存儲(chǔ)器是片上系統(tǒng)(SoC)設(shè)計(jì)的關(guān)鍵組成部分,其中靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)在提升各類應(yīng)用場(chǎng)景的系統(tǒng)性能中發(fā)揮著核心作用。隨著技術(shù)節(jié)點(diǎn)的演進(jìn),對(duì)高容量片上SRAM的持續(xù)需求推動(dòng)著存儲(chǔ)密度的極限優(yōu)化。在成熟技術(shù)節(jié)點(diǎn)中,縮小存儲(chǔ)單元面積曾是實(shí)現(xiàn)SRAM微縮的主要途徑;然而,隨著技術(shù)進(jìn)入更先進(jìn)節(jié)點(diǎn),單純依賴單元面積微縮的難度顯著增加。此時(shí),設(shè)計(jì)-工藝協(xié)同優(yōu)化(DTCO)成為芯片層級(jí)進(jìn)一步縮減面積的關(guān)鍵手段。我們通過(guò)同步優(yōu)化單元及外圍電路設(shè)計(jì)以提高存儲(chǔ)密度。同時(shí),我們的SRAM設(shè)計(jì)充分利用了2nm納米片技術(shù)的獨(dú)特優(yōu)勢(shì)。通過(guò)探索SRAM宏架構(gòu)、設(shè)計(jì)輔助技術(shù)和版圖規(guī)劃等多個(gè)設(shè)計(jì)維度的創(chuàng)新,實(shí)現(xiàn)了存儲(chǔ)陣列性能的全面提升。本方案的核心設(shè)計(jì)目標(biāo)是在最小化外圍電路面積的同時(shí)最大化存儲(chǔ)陣列占比:基于2nm納米片晶體管優(yōu)異的開關(guān)電流比(Ion/Ioff),將單條位線(BL)驅(qū)動(dòng)單元數(shù)量提升至前代技術(shù)的2倍,最大位線負(fù)載能力實(shí)現(xiàn)倍數(shù)級(jí)提升,直接擴(kuò)大有效存儲(chǔ)陣列規(guī)模。此外,我們針對(duì)外圍邏輯電路實(shí)施了三項(xiàng)特殊設(shè)計(jì)規(guī)則(詳見圖29.1.1(a)),實(shí)現(xiàn)面積效率的突破性優(yōu)化。

圖29.1.1:(a)采用特殊邏輯規(guī)則實(shí)現(xiàn)外圍邏輯電路面積縮減;(b)高密度SRAM位密度技術(shù)演進(jìn)趨勢(shì)

為提升存儲(chǔ)密度,本文提出一種基于2nm納米片技術(shù)的高密度(HD)SRAM設(shè)計(jì)方案。該SRAM宏單元采用0.021um²存儲(chǔ)單元,總?cè)萘窟_(dá)580kb(4096×145)。通過(guò)設(shè)計(jì)-工藝協(xié)同優(yōu)化(DTCO),其整體密度較前代技術(shù)節(jié)點(diǎn)提升10%,實(shí)現(xiàn)38.1Mb/mm²的存儲(chǔ)密度(見圖29.1.1(b))。為降低最小寫入電壓(VMIN),設(shè)計(jì)中集成負(fù)位線(NBL)寫入輔助技術(shù)[1-5]。

圖29.1.1:(a)采用特殊邏輯規(guī)則實(shí)現(xiàn)外圍邏輯電路面積縮減;(b)高密度SRAM位密度技術(shù)演進(jìn)趨勢(shì)圖

29.1.2(a)展示了采用FinFET技術(shù)的傳統(tǒng)SRAM宏設(shè)計(jì)架構(gòu)。在該設(shè)計(jì)中:受限于FinFET器件的電流驅(qū)動(dòng)能力,每條位線(BL)最多驅(qū)動(dòng)256個(gè)單元。相比之下,2nm納米片技術(shù)憑借存儲(chǔ)單元開關(guān)電流比(Ion/Ioff)的大幅提升,成功將單條位線(BL)驅(qū)動(dòng)單元數(shù)量增至512個(gè),使SRAM宏單元的存儲(chǔ)效率獲得顯著提升。此外,通過(guò)將位線(BL)容量增加到512個(gè)存儲(chǔ)單元,并采用飛行位線(FBL)架構(gòu),陣列效率得到了提升。圖29.1.2(b)展示了飛行位線(FBL)宏單元架構(gòu),其上下存儲(chǔ)區(qū)均有512行存儲(chǔ)單元,上存儲(chǔ)區(qū)位線(BL)通過(guò)下存儲(chǔ)區(qū)上方的懸空位線第二層金屬(FBL metal 2)連接到主輸入輸出(MIO)模塊,形成1024偽行架構(gòu),相較傳統(tǒng)FBL架構(gòu)(僅支持256行)實(shí)現(xiàn)容量倍增。

圖29.1.2:(a)典型FinFET SRAM宏架構(gòu);(b)采用512行上下存儲(chǔ)區(qū)的飛行位線(FBL)宏架構(gòu)

然而,隨著單條位線(BL)驅(qū)動(dòng)單元數(shù)量的增加以及底層存儲(chǔ)區(qū)飛行位線(FBL)架構(gòu)的引入,會(huì)導(dǎo)致頂層與底層存儲(chǔ)區(qū)的BL電阻和電容增大。由于位線(BL)電阻/電容顯著增加,實(shí)現(xiàn)1024偽行架構(gòu)(每條位線驅(qū)動(dòng)512單元+FBL層疊加512單元)時(shí)存在以下三個(gè)關(guān)鍵技術(shù)挑戰(zhàn):(1)由于BL電阻升高導(dǎo)致遠(yuǎn)端負(fù)位線(NBL)電壓損失加劇;2)位線升壓電容需求增加;(3)BL預(yù)充電時(shí)間延長(zhǎng);為了應(yīng)對(duì)這些挑戰(zhàn),本文創(chuàng)新性地提出將寫入輔助模塊(WAU)與位線預(yù)充電電路(BPCU)分布式布局于存儲(chǔ)陣列遠(yuǎn)端。該優(yōu)化設(shè)計(jì)提高了遠(yuǎn)端存儲(chǔ)單元的可寫入性和預(yù)充電能力。

圖29.1.3(a)展示了所提出的遠(yuǎn)端寫入輔助(FE-WA)與遠(yuǎn)端預(yù)充電(FE-PRE)方案,旨在將每條位線(BL)驅(qū)動(dòng)單元數(shù)擴(kuò)展至512個(gè)。為緩解遠(yuǎn)端單元寫入性能劣化,FE-WA與FE-PRE模塊分別置于上下存儲(chǔ)區(qū)的頂端。上存儲(chǔ)區(qū)BL通過(guò)金屬2層(FBL)跨越下存儲(chǔ)區(qū),連接至主輸入輸出(MIO)模塊;MIO的寫入驅(qū)動(dòng)器采用負(fù)位線(NBL)技術(shù)實(shí)現(xiàn)寫入輔助。傳統(tǒng)設(shè)計(jì)中,負(fù)位線(NBL)升壓電容通常采用MOS電容結(jié)構(gòu),通過(guò)耦合效應(yīng)產(chǎn)生帶負(fù)偏壓(NVSS)的電壓。升壓電容集成于主I/O模塊(MIO)內(nèi)部,生成的NBL偏壓信號(hào)需穿越底層存儲(chǔ)區(qū)金屬布線,最終傳輸至頂層和底層存儲(chǔ)區(qū)的遠(yuǎn)端寫入輔助模塊(FE-WA)。

圖29.1.3:(a)所提出的遠(yuǎn)端寫入輔助(FE-WA)與遠(yuǎn)端預(yù)充電(FE-PRE)方案,支持單條位線(BL)驅(qū)動(dòng)512個(gè)存儲(chǔ)單元;(b)控制FE-WA與FE-PRE模塊的全局信號(hào)框圖。金屬4層(M4)布線作為金屬耦合電容介質(zhì),將負(fù)偏壓(NVSS)傳輸至遠(yuǎn)端寫入輔助模塊(FE-WA)。在遠(yuǎn)端寫入輔助(FE-WA)模塊中,DT和DC控制一對(duì)NMOS寫入驅(qū)動(dòng)器,源極連接NVSS以向單元注入負(fù)偏壓。串聯(lián)在寫入驅(qū)動(dòng)器漏極的另一對(duì)NMOS作為列復(fù)用選擇器,這對(duì)NMOS晶體管的柵極由列地址(Y[0], …, Y[n])控制,實(shí)現(xiàn)目標(biāo)列的寫入使能。當(dāng)寫入“0”時(shí),MIO模塊中的寫入驅(qū)動(dòng)器受DT=0和DC=1及WPB選通信號(hào)觸發(fā),開始拉低位線 BL [0] 的電位;遠(yuǎn)端寫入輔助(FE-WA)模塊同步響應(yīng)DT=0與DC=1,協(xié)助遠(yuǎn)端BL[0]放電至目標(biāo)負(fù)壓。接下來(lái),NBL_ENB信號(hào)激活MOS電容與金屬4層電容進(jìn)行耦合,產(chǎn)生負(fù)偏壓信號(hào)NVSS,隨后NVSS通過(guò)NMOS寫入驅(qū)動(dòng)器對(duì)向選定BL的近端與遠(yuǎn)端傳輸。寫入操作完成后,位線(BL)會(huì)被預(yù)充電至電源電壓(VDD),從而結(jié)束寫入周期。為了縮短寫入周期,遠(yuǎn)端預(yù)充電(FE-PRE)模塊配備了一對(duì) PMOS預(yù)充電和均衡晶體管,用于協(xié)助將位線(BL)的電位恢復(fù)至電源電壓(VDD)。圖29.1.3(b)展示了控制遠(yuǎn)端寫入輔助(FE-WA)模塊與遠(yuǎn)端預(yù)充電(FE-PRE)模塊的全局信號(hào)架構(gòu)圖,為了激活遠(yuǎn)端寫入輔助(FE-WA)模塊,列選通信號(hào)(Y[0:n])通過(guò)金屬4層(M4)從控制模塊(CNT)傳輸至遠(yuǎn)端寫入輔助(FE-WA)模塊,同時(shí)利用局部緩沖器來(lái)輔助信號(hào)重構(gòu)。此外,寫入數(shù)據(jù)信號(hào)(DT和 DC),也就是鎖存的待寫入數(shù)據(jù)信號(hào),同樣通過(guò)金屬4層(M4)走線穿過(guò)陣列傳輸至遠(yuǎn)端寫入輔助(FE-WA)模塊。遠(yuǎn)端預(yù)充電(FE-PRE)模塊由位線預(yù)充電信號(hào)(BLPRE)激活,該信號(hào)也通過(guò)金屬4層(M4)走線傳輸至遠(yuǎn)端預(yù)充電(FE-PRE)模塊。

圖29.1.3:(a)所提出的遠(yuǎn)端寫入輔助(FE-WA)與遠(yuǎn)端預(yù)充電(FE-PRE)方案,支持單條位線(BL)驅(qū)動(dòng)512個(gè)存儲(chǔ)單元;(b)控制FE-WA與FE-PRE模塊的全局信號(hào)框圖。

圖29.1.4(a)展示了禁用遠(yuǎn)端寫入輔助(FE-WA)與遠(yuǎn)端預(yù)充電(FE-PRE)模塊時(shí)的仿真波形。由于高位線時(shí)間常數(shù)(BL time constant)的存在,當(dāng)僅激活近端負(fù)位線(NBL)時(shí),遠(yuǎn)端位線(BL)無(wú)法達(dá)到所需的NBL電壓,導(dǎo)致遠(yuǎn)端單元發(fā)生寫入失敗。此外,高BL時(shí)間常數(shù)會(huì)延長(zhǎng)BL恢復(fù)至VDD的預(yù)充電時(shí)間。相比之下,圖29.1.4(b)則呈現(xiàn)了啟用FE-WA與FE-PRE模塊后的仿真波形:負(fù)位線(NBL)偏置信號(hào)能夠傳輸?shù)竭h(yuǎn)端存儲(chǔ)單元;因此,這些存儲(chǔ)單元能夠達(dá)到成功寫入操作所需的負(fù)位線(NBL)電壓。此外,FE-PRE模塊的啟用使BL復(fù)位至VDD的速度提升約2倍,大幅縮短預(yù)充電時(shí)間。

圖29.1.4:(a)FE-WA與FE-PRE模塊禁用時(shí)的仿真波形;(b)FE-WA與FE-PRE模塊啟用時(shí)的仿真波形。

除高密度SRAM外,采用高容量單元(HC Cell)的雙泵式SRAM(Double-Pumped SRAM)同樣是支撐高性能計(jì)算(HPC)應(yīng)用的關(guān)鍵技術(shù)。為提升能效表現(xiàn),本設(shè)計(jì)采用圖29.1.5所示的雙軌追蹤方案(Dual-Tracking Scheme),以降低動(dòng)態(tài)功耗并提升速度。在低電壓(VDD)工作模式下,該追蹤方案通過(guò)動(dòng)態(tài)調(diào)節(jié)確保SRAM在最小工作電壓(VMIN)下仍保持足夠的讀取裕量(RM);而在標(biāo)稱電壓范圍內(nèi),設(shè)計(jì)自動(dòng)切換至TURBO模式——繞過(guò)追蹤電路并啟用純邏輯延遲路徑,從而最大化運(yùn)行頻率。這種TURBO模式切換可提高最大工作頻率(fMAX),并避免在額定電源電壓(VDD)下運(yùn)行時(shí)出現(xiàn)過(guò)大的讀取裕量(RM)。相較3nm工藝同類設(shè)計(jì),所提出的雙跟蹤方案使雙泵式SRAM的速度提升了6.3%,動(dòng)態(tài)功耗降低了11.5%,從而使能源效率提高了20%。

圖29.1.5:雙泵式SRAM(Double-Pumped SRAM)的雙軌追蹤方案(Dual-Tracking Scheme)

圖29.1.6(a)展示了2Mb高密度(HD)SRAM硅測(cè)試芯片在25℃下的最小工作電壓(VMIN)測(cè)試結(jié)果:集成4個(gè)580kb SRAM宏單元,這些宏單元被配置為4096×145的四路復(fù)用(mux-4)結(jié)構(gòu),且每條位線(BL)上有偽1024個(gè)存儲(chǔ)單元。
圖29.1.6(b)展示了256Mb高密度SRAM在25℃下的最小工作電壓(VMIN)性能,由2048個(gè)SRAM宏單元構(gòu)成,這些宏單元被配置為4096×32 的十六路復(fù)用(mux-16)結(jié)構(gòu),且每條位線(BL)上有256個(gè)存儲(chǔ)單元。與未使用寫入輔助技術(shù)的情況相比,應(yīng)用寫入輔助技術(shù)使2Mb和256Mb的SRAM在95%分位處的最小工作電壓(VMIN)均降低了300mV。圖29.1.6(c)展示了雙泵式32kb SRAM在25℃下,配置為 512×64的四路復(fù)用(mux-4)結(jié)構(gòu)的頻率-電壓測(cè)試結(jié)果(Shmoo 圖)。所提出的雙跟蹤方案使得該SRAM在1.05V電源電壓下能夠?qū)崿F(xiàn)4.2GHz的最大工作頻率(fMAX)。

圖29.1.6:(a)基于1024偽單元架構(gòu)的2Mb高密度SRAM(HD-SRAM)在25℃下的最小工作電壓(VMIN)的硅測(cè)試結(jié)果。傳統(tǒng)256單元/位線(cells/BL)架構(gòu)的256Mb HD-SRAM VMIN累積分布圖;(c)雙泵式SRAM的頻率/電壓測(cè)試結(jié)果(Shmoo圖)。

圖29.1.7展示了SRAM測(cè)試芯片及其核心參數(shù)摘要。其中一款測(cè)試芯片集成了4個(gè)580kb SRAM宏單元(配置為每條位線1024個(gè)偽存儲(chǔ)單元),其特點(diǎn)是采用了遠(yuǎn)端寫入輔助和預(yù)充電方案,用于芯片制造完成后的硅后調(diào)試,該測(cè)試芯片的總?cè)萘繛?Mb。另一塊測(cè)試芯片包含2048個(gè)SRAM宏單元,每個(gè)宏單元的容量為128kb(配置為每條位線256個(gè)存儲(chǔ)單元),其總?cè)萘繛?56Mb, 該測(cè)試芯片集成冗余設(shè)計(jì)(redundancy)與可編程寫入輔助選項(xiàng),可提升良率與可靠性。此外,兩款測(cè)試芯片均采用2nm CMOS納米片工藝制造。

圖29.1.7:測(cè)試芯片顯微照片與關(guān)鍵指標(biāo)匯總表

致謝作者謹(jǐn)此感謝研發(fā)團(tuán)隊(duì)為本研究提供的晶圓制造支持，以及測(cè)試部門完成的芯片測(cè)試工作。

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