標(biāo)準(zhǔn)單元在芯片設(shè)計中的核心地位
隨著摩爾定律的持續(xù)推進(jìn)，芯片設(shè)計對功耗（Power）-性能（Performance）-面積（Area）（PPA）的優(yōu)化需求愈發(fā)嚴(yán)苛。
標(biāo)準(zhǔn)單元（Standard Cell）作為數(shù)字芯片設(shè)計的基礎(chǔ)構(gòu)件，其布局質(zhì)量直接影響整個芯片的PPA表現(xiàn)。
這里指出，從平面晶體管（Planar）到FinFET，再到環(huán)柵晶體管（GAA）、互補場效應(yīng)晶體管（CFET）等新型器件結(jié)構(gòu)，標(biāo)準(zhǔn)單元的軌道高度（Track Height）從7.5T壓縮至3T，晶體管密度持續(xù)提升，設(shè)計規(guī)則愈加復(fù)雜，給標(biāo)準(zhǔn)單元布局生成帶來了前所未有的挑戰(zhàn)。
標(biāo)準(zhǔn)單元設(shè)計流程
從邏輯到布局
標(biāo)準(zhǔn)單元的設(shè)計流程通常包括以下幾個階段：
邏輯電路設(shè)計：定義單元功能（如NAND、NOR、XOR等）；
晶體管級網(wǎng)表：將邏輯功能映射為晶體管電路；
晶體管布局（Placement）：在滿足設(shè)計規(guī)則的前提下，安排晶體管位置；
內(nèi)部布線（Routing）：在單元內(nèi)部完成晶體管之間的連接；
版圖優(yōu)化：優(yōu)化面積、延遲、功耗、可布線性等指標(biāo)。
在亞10nm工藝節(jié)點下，設(shè)計空間巨大，優(yōu)化目標(biāo)復(fù)雜，傳統(tǒng)方法難以兼顧最優(yōu)性與計算效率。
核心挑戰(zhàn)
復(fù)雜性與最優(yōu)性的博弈
晶體管分區(qū)（Transistor Partitioning）
目的：縮小搜索空間，加快布局速度；
問題：可能錯過全局最優(yōu)解；
權(quán)衡：快速 vs 最優(yōu)。
如上圖示，采用基于設(shè)計層次的分區(qū)方法可快速生成布局，但可能不如窮舉搜索得到的布局緊湊。
Gear Ratio & Offset
引入非均勻網(wǎng)格（如2:3齒輪比）可增加布線資源；
不同 Gear Ratio，布局結(jié)構(gòu)、引腳位置、布線通道都會發(fā)生變化。
面積與引腳可接入性的權(quán)衡
增加單元面積可提升引腳接入性（如從6CPP增至10CPP）；但會犧牲面積，需要在面積最小化與布線友好性之間找到平衡點。
優(yōu)化新方法與新器件結(jié)構(gòu)
邏輯級優(yōu)化
Expand search space for optimality
產(chǎn)生多種設(shè)計可能性
同一邏輯功能可通過不同布爾表達(dá)式實現(xiàn)；
例如 XOR2 可表示為：
F = A·B' + A'·B
或 F = (Y + A·B)，其中 Y = (A + B)'
不同表達(dá)式對應(yīng)不同晶體管拓?fù)浣Y(jié)構(gòu)；
通過邏輯變換可生成多種電路結(jié)構(gòu)，供后續(xù)布局選擇。
拓?fù)鋬?yōu)化：晶體管堆疊順序與網(wǎng)表重構(gòu)
通過調(diào)整晶體管堆疊順序，優(yōu)化 Euler path，減少布線復(fù)雜度，可移除冗余晶體管，優(yōu)化內(nèi)部網(wǎng)表結(jié)構(gòu)。
例如將某些中間信號直接映射為晶體管堆疊節(jié)點，減少過孔與金屬層使用。
歐拉路徑(Euler path) ：通過圖中所有邊的簡單路。(換句話說，每條邊都通過且僅通過一次)
歐拉回路：閉合的歐拉路徑。(即一個環(huán)，保證每條邊都通過且僅通過一次)
驅(qū)動能力優(yōu)化
通過網(wǎng)表分裂（Net Splitting）技術(shù)，將大驅(qū)動單元拆分為多個小單元；
可提升電路性能（如降低延遲、提高驅(qū)動能力），同時保持面積與功耗的可控性。
標(biāo)準(zhǔn)單元融合
將多個標(biāo)準(zhǔn)單元（如NAND2與NOR2）融合為一個復(fù)合單元；
可減少引腳數(shù)量、壓縮單元面積，適用于引腳密度墻（Pin Density Wall）問題嚴(yán)重的場景；
總結(jié)
通過邏輯層、拓?fù)鋵?、物理層的協(xié)同優(yōu)化，可顯著提升PPA；
結(jié)合DTCO（設(shè)計-工藝協(xié)同優(yōu)化）與STCO（系統(tǒng)-技術(shù)協(xié)同優(yōu)化）理念，未來仍有廣闊提升空間；
新器件（如MESO、TFT）的引入，可能重新定義標(biāo)準(zhǔn)單元的設(shè)計范式。
在先進(jìn)工藝節(jié)點下，標(biāo)準(zhǔn)單元不再只是“積木”，而是PPA戰(zhàn)爭的微觀戰(zhàn)場。每一個晶體管的擺放、每一條金屬線的走向、甚至每一個過孔的位置，都會影響最終芯片的性能與良率。未來的標(biāo)準(zhǔn)單元設(shè)計，不再是“畫版圖”，而是跨層次、跨器件、跨工藝的系統(tǒng)級優(yōu)化工程。（DTCO/STCO）
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