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DRAM 被組織成層次化的陣列，總共由數(shù)十億個 DRAM 單元組成，每個單元存儲一位數(shù)據(jù)。

在現(xiàn)代系統(tǒng)中，CPU 芯片實現(xiàn)了一組內(nèi)存控制器，每個內(nèi)存控制器通過一個獨立的 I/O 總線與一個 DRAM 通道對接，以執(zhí)行讀寫及維護操作（eg.，refresh, RowHammer protection, memory scrubbing）。

該 I/O 總線與系統(tǒng)中的其他通道是獨立的。一個 DRAM 通道可以承載一個或多個 DRAM 模塊，每個模塊由一個或多個 DRAM 層級（rank）組成。一個層級由多個 DRAM 芯片構(gòu)成，這些芯片同步工作，同一通道內(nèi)的不同層級分時共享該通道的 I/O 總線。

Fig1. 展示了現(xiàn)代 DRAM 系統(tǒng)的典型組織結(jié)構(gòu)

一個 DRAM 芯片由多個 DRAM 存儲體（bank）組成，這些存儲體共享一個將它們連接到芯片 I/O 電路的內(nèi)置總線。在一個 DRAM 存儲體內(nèi)，DRAM 單元被組織成多個（例如 128 個）密集的二維 DRAM 單元陣列，稱為子陣列，以及用于操作子陣列內(nèi)數(shù)據(jù)的相應外圍電路。

Fig2. 6F DRAM structure

子陣列內(nèi)的單元行（即 DRAM 行）共享一條導線（即字線），該導線由行解碼器驅(qū)動，以打開（即選中）待讀取或?qū)懭氲膯卧小?/span>

子陣列內(nèi)的單元列（即 DRAM 列）共享一條導線（即位線），該導線在行緩沖器（由感測放大器組成）的幫助下用于讀寫單元。

這種 DRAM 單元的層次化布局使得可以使用唯一的通道、層級、存儲體、行和列地址來訪問和更新 DRAM 系統(tǒng)中的任何數(shù)據(jù)。

DRAM Operation

內(nèi)存控制器通過 I/O 總線發(fā)送一系列命令來與 DRAM 交互。

用于訪問 DRAM 有四個主要命令：ACT、WR、RD 和 PRE。

DRAM 命令調(diào)度受到一組時序參數(shù)的嚴格規(guī)范，這些參數(shù)確保在某個命令發(fā)出后經(jīng)過足夠的時間，以便 DRAM 能正確提供或保留數(shù)據(jù)。DRAM 命令和時序參數(shù)由 DRAM 標準定義，它們構(gòu)成了內(nèi)存控制器與 DRAM 芯片之間接口的一部分。

Fig3. Commands, timing parameters, and cell/bitline voltages during a DRAM read operation.

Fig3. 說明了執(zhí)行一次 DRAM 讀操作時，所發(fā)出的命令、其管轄的時序參數(shù)以及它們對單元和位線電壓的影響。內(nèi)存控制器在調(diào)度每個 DRAM 命令時強制執(zhí)行相關(guān)的時序參數(shù)。除了 DRAM 訪問命令外，內(nèi)存控制器還會周期性地發(fā)出刷新（REF）命令，以防止因單元電容隨時間泄漏電荷而導致的數(shù)據(jù)丟失。

激活命令-ACT

ACT 命令通過將單元電容中包含的數(shù)據(jù)傳輸?shù)叫芯彌_器來激活（打開）一個 DRAM 行。ACT 延遲受 tRCD 時序參數(shù)約束，該參數(shù)確保自 ACT 命令發(fā)出后有足夠的時間讓數(shù)據(jù)在行緩沖器中穩(wěn)定下來（以便可以通過發(fā)出 RD 命令來讀?。?。

ACT 包含兩個主要步驟：

1) 電容-位線電荷共享

2) 電荷恢復。

電荷共享從啟用字線開始（Fig3. 中的 1），這使得單元電容能夠與位線共享電荷，從而擾動預充電后的位線電壓。一旦單元和位線電壓由于電荷共享而達到均衡，電荷恢復開始（2）。在電荷恢復期間，感測放大器被啟用，首先檢測位線電壓的偏移，然后根據(jù)偏移方向?qū)⑽痪€恢復到完全的 Vss 或 Vdd 電壓。一旦位線恢復到可訪問的電壓水平（3），就可以向該存儲體發(fā)出其他 DRAM 命令（例如，RD、WR）。

讀取命令-RD

在行激活之后，內(nèi)存控制器通過發(fā)出 RD 命令從打開的行中讀取數(shù)據(jù)。RD 命令包含一個列地址，該地址指示要讀取的打開行的部分。當 DRAM 芯片收到 RD 命令時，它首先將打開行的請求部分加載到全局行緩沖器中。

數(shù)據(jù)進入全局行緩沖器后，DRAM 芯片通過數(shù)據(jù)總線將數(shù)據(jù)發(fā)送給內(nèi)存控制器。RD 命令受時序參數(shù) tCL 約束，在此時間之后數(shù)據(jù)會出現(xiàn)在數(shù)據(jù)總線上。

寫入命令-WR

WR 命令（Fig3. 中未顯示）修改打開的 DRAM 行中的數(shù)據(jù)。WR 的操作類似于 ACT，因為這兩個命令都需要等待足夠的時間，讓感測放大器恢復 DRAM 單元中的數(shù)據(jù)。類似于感測放大器在 ACT 的第二步（即電荷恢復）期間恢復單元電容的方式，對于 WR，感測放大器則用 WR 命令提供的新數(shù)據(jù)值來恢復電容器。WR 的恢復延遲受 tWR 時序參數(shù)約束。對于 ACT 和 WR 命令，恢復延遲都源于感測放大器驅(qū)動位線以補充 DRAM 單元電容的電荷。

預充電命令-PRE

PRE 用于關(guān)閉一個打開的 DRAM 行，并為 DRAM 存儲體激活另一行做準備。內(nèi)存控制器可以在至少經(jīng)過 tRAS 時序參數(shù)規(guī)定的時間間隔后，向同一存儲體發(fā)出跟隨在 ACT 之后的 PRE 命令。

tRAS 確保有足夠的時間將激活行的 DRAM 單元完全恢復到可預充電的電壓水平（Fig3. 中的 4）。

PRE 的延遲受 tRP 時序參數(shù)約束，該參數(shù)允許足夠的時間將位線電壓設(shè)置回參考電壓水平（例如，Vdd/2）。在 tRP 之后（Fi3.中的 5），內(nèi)存控制器可以向同一存儲體發(fā)出 ACT 命令以打開新的一行。

刷新命令-REF

DRAM 單元無法永久存儲其數(shù)據(jù)，因為單元電容會隨時間泄漏電荷。

DRAM 單元的保持時間定義為數(shù)據(jù)存入單元后仍能被正確讀出的時間長度。

為了確保數(shù)據(jù)完整性，必須定期刷新 DRAM 單元。為了實現(xiàn)所有 DRAM 單元的定期刷新，內(nèi)存控制器周期性地發(fā)出刷新（REF）命令，以確保每個 DRAM 單元在一個固定的刷新窗口期內(nèi)（通常在實現(xiàn) DDR4 標準的芯片中為 32 ms 或 64 ms）被刷新一次。DRAM 芯片在收到單個 REF 命令時刷新若干行（例如 16 行），完成此操作需要 tRFC 時間。

Reference:

1.Hirotake Fujita, “Innovation and Challenges in the latest DRAM”, NEDIA, November 2024

2.IMPROVING DRAM PERFORMANCE, RELIABILITY, AND SECURITYBY RIGOROUSLY UNDERSTANDING INTRINSIC DRAM OPERATION

3.2025 VLSI, DRAM History and Challenges

4.Scaling DRAM Technology to Meet Future Demands – Challenges & Opportunitie