中文字幕一级黄色A级片|免费特级毛片。性欧美日本|偷拍亚洲欧美1级片|成人黄色中文小说网|A级片视频在线观看|老司机网址在线观看|免费一级无码激情黄所|欧美三级片区精品网站999|日韩av超碰日本青青草成人|一区二区亚洲AV婷婷

引言

 

過去半個世紀(jì)，CMOS技術(shù)沿著摩爾定律軌跡高速演進(jìn)，推動了全球數(shù)字基礎(chǔ)設(shè)施的指數(shù)級擴(kuò)張。然而，隨著Dennard Scaling失效與晶體管物理極限臨近，傳統(tǒng)“線寬縮小即進(jìn)步”的范式正在失去主導(dǎo)地位。功耗、性能、面積與成本（PPAC）之間的權(quán)衡愈發(fā)復(fù)雜，推動產(chǎn)業(yè)從“單點(diǎn)縮放”轉(zhuǎn)向“系統(tǒng)協(xié)同”。在此背景下，本報告由TSMC在2025年VLSI技術(shù)研討會上發(fā)布，全面梳理了CMOS邏輯縮放的技術(shù)趨勢、設(shè)計挑戰(zhàn)與系統(tǒng)級集成路徑，并通過豐富的技術(shù)節(jié)點(diǎn)實證與架構(gòu)分析，描繪出未來邏輯工藝從FinFET、Nanosheet到CFET的演進(jìn)脈絡(luò)，以及DTCO與STCO雙輪驅(qū)動下的新一代系統(tǒng)優(yōu)化策略。

 

以下是對報告內(nèi)容的梳理總結(jié)

——————————————————

一、摩爾定律的持續(xù)驅(qū)動與晶體管演進(jìn)

 

摩爾定律的提出，最初只是對集成電路經(jīng)濟(jì)性的經(jīng)驗觀察。如今，它早已成為全球半導(dǎo)體產(chǎn)業(yè)自我加壓與技術(shù)突破的標(biāo)尺。過去半個世紀(jì)中，摩爾定律推動晶體管數(shù)量以每兩年翻倍的速度增長，成為數(shù)字化浪潮的根基。

然而，傳統(tǒng)的Dennard Scaling所依賴的等場縮放（constant field scaling）機(jī)制早已走到盡頭。隨著電壓不再按比例下降，功耗密度不再恒定，器件熱效應(yīng)和能效瓶頸相繼浮出水面。進(jìn)入后Dennard時代，晶體管縮放面臨四大“墻”：尺寸、帶寬、功耗與成本，正在共同重塑CMOS的演進(jìn)邏輯。

為應(yīng)對物理極限的逼近，晶體管結(jié)構(gòu)創(chuàng)新成為突破路徑。從應(yīng)變硅、High-k金屬柵（HKMG）到FinFET，再到當(dāng)前的Nanosheet與前沿的CFET，每一次架構(gòu)飛躍，背后都是設(shè)計、電學(xué)、熱學(xué)與制造的系統(tǒng)性突破。

FinFET的三維結(jié)構(gòu)提升了短溝道控制，延續(xù)了多個節(jié)點(diǎn)的縮放周期。而Nanosheet（NS）通過引入柵極全環(huán)繞（GAA）結(jié)構(gòu)，不僅進(jìn)一步改善靜電控制，還帶來更高的Weff/FP比值，為高性能低功耗應(yīng)用提供了全新設(shè)計自由度。如今，GAA結(jié)構(gòu)已成為先進(jìn)邏輯制程的主流架構(gòu)之一。

而CFET的出現(xiàn)，則堪稱CMOS架構(gòu)的一次范式轉(zhuǎn)變。通過將PMOS和NMOS沿垂直方向堆疊，CFET可在不推高設(shè)計規(guī)則的情況下實現(xiàn)1.5–2倍的晶體管密度提升，其對布局面積的“解耦”特性，標(biāo)志著CMOS縮放從“平面緊湊”走向“空間疊層”的新時代。

結(jié)構(gòu)創(chuàng)新雖是硬核路徑，但仍需輔以系統(tǒng)協(xié)同的策略支撐。PPAC（Power, Performance, Area, Cost）已取代單一“技術(shù)節(jié)點(diǎn)”成為行業(yè)新坐標(biāo)。在“性能不再自動提升”的現(xiàn)實下，縮放的定義被重構(gòu)：不是線寬變窄，而是能否用最優(yōu)資源組合，實現(xiàn)最優(yōu)PPAC。

 

 

二、邏輯CMOS縮放的核心技術(shù)演進(jìn)

 

邏輯單元的幾何尺寸縮放，是CMOS技術(shù)演進(jìn)的基礎(chǔ)之一。今天的晶體管尺寸早已突破傳統(tǒng)物理極限，但仍在以架構(gòu)重構(gòu)與協(xié)同優(yōu)化的方式，持續(xù)推進(jìn)密度、性能與功耗之間的平衡。

橫向縮放：CPP演進(jìn)路徑

在標(biāo)準(zhǔn)單元的X方向（橫向），CPP（Contacted Poly Pitch）是決定柵極間距與密度的核心參數(shù)。通過引入多柵結(jié)構(gòu)與自對準(zhǔn)接觸技術(shù)，行業(yè)成功實現(xiàn)在不斷縮小Lg（柵長）的同時，維持良好的短溝道控制能力。

自對準(zhǔn)接觸（SAC）的應(yīng)用，顯著提升了工藝窗口，縮短了Poly-to-Poly間距，使柵極間距進(jìn)一步壓縮成為可能。多代技術(shù)報告顯示，SAC是驅(qū)動CPP從90nm級別逼近50nm以下的關(guān)鍵節(jié)點(diǎn)工藝之一。

縱向縮放：Cell Height與Backside Power架構(gòu)

Y方向縮放的核心在于縮小Metal Pitch（MP）與Cell Height。隨著工藝復(fù)雜性上升，金屬線寬與間距已難以線性縮減，出現(xiàn)RC性能劣化與制造成本劇增等問題。Forksheet架構(gòu)的提出，利用中間介電墻（dielectric wall）有效減小N/P間距，從而在保持驅(qū)動能力的同時壓低單元高度。

此外，Super Power Rail與Backside Power Delivery Network（BSPDN）等背面供電方案，也成為緩解前端供電擁塞、提升電源完整性與布線效率的關(guān)鍵創(chuàng)新。在2024年TSMC技術(shù)研討會上，BSPDN已明確作為未來制程標(biāo)準(zhǔn)化方向之一。

DTCO導(dǎo)向創(chuàng)新：SDB、COAG與FinFlex/NanoFlex

面對傳統(tǒng)標(biāo)準(zhǔn)單元布局在高密度節(jié)點(diǎn)下的效率瓶頸，設(shè)計與工藝深度融合（DTCO）成為破局關(guān)鍵。

• SDB（Single Diffusion Break）與COAG（Contact Over Active Gate）通過最小化白區(qū)（whitespace）與提升接觸布線效率，實現(xiàn)更高的利用率與靈活度。

  

• FinFlex™ 提供2-1、3-2等Fin組合，使設(shè)計在功耗敏感與性能導(dǎo)向之間靈活切換；NanoFlex™則進(jìn)一步通過Nanosheet寬度調(diào)控，實現(xiàn)短單元與長單元之間的面積與性能權(quán)衡，極大豐富了單元庫的優(yōu)化空間。

  

這些技術(shù)的本質(zhì)，是將PPA優(yōu)化權(quán)下放到設(shè)計層，賦予芯片架構(gòu)師更高維度的自由度與差異化空間。

 

CFET：突破密度極限的架構(gòu)解法

當(dāng)平面與高度縮放空間均趨于極限，CFET應(yīng)運(yùn)而生。通過垂直堆疊PMOS與NMOS，CFET可在相同面積下實現(xiàn)高達(dá)2倍的單元密度提升，且不需犧牲設(shè)計規(guī)則容差或引入更激進(jìn)的摻雜控制。

其實現(xiàn)路徑分為Monolithic與Sequential兩類架構(gòu)：

• Monolithic CFET因其接近NS工藝流程、共享柵極等優(yōu)勢而便于整合；

• Sequential CFET則通過上下片段獨(dú)立構(gòu)建，提供更高靈活度，但挑戰(zhàn)在于層間對準(zhǔn)、熱預(yù)算限制與接觸結(jié)構(gòu)復(fù)雜化。

密度已不僅來自平面壓縮，而是源自三維堆疊下的結(jié)構(gòu)重構(gòu)能力。

 

 

三、極限縮放下的性能與功耗控制策略

 

當(dāng)晶體管尺寸已趨物理極限，性能與功耗的優(yōu)化，不再是單點(diǎn)突破問題，而演化為全鏈路的系統(tǒng)性工程。極限工藝節(jié)點(diǎn)下，每一納安、每一飛法、每一原子層的優(yōu)化，都關(guān)乎邏輯性能的最終天花板。

功耗解析：三類功耗協(xié)同壓降

CMOS電路的總功耗由三部分組成：

• 切換功耗（Pswitching）：與頻率、Ceff和VDD平方成正比

• 短路功耗（Psc）：主要受開關(guān)過程中的瞬時電流影響

• 漏電功耗（Pleak）：由靜態(tài)漏電流決定，VDD越低越敏感

  

   

等式：Ptotal = αfCeffVDD² + Isc×VDD×f + Ileak×VDD

其中，Ceff、VDD與Ileak正是現(xiàn)代工藝中PPA權(quán)衡的三角平衡點(diǎn)。每一次VDD下探，都需同步控制靜態(tài)漏電與電壓波動對性能的影響。

性能限制：電阻、電容、泄漏三大瓶頸

邏輯性能在物理層面主要受限于三類因素：

1. 電阻鏈路：包括溝道電阻（Rch）、接觸電阻（Rc）、接插件電阻（Rplug）等，Rch ∝ Leff / (μCoxWeff)，在極小Leff下極易抬升。

   

2. 寄生電容：來自源漏重疊、電柵邊緣電容（Cof）、中介（MEOL）與金屬層間（BEOL）寄生，影響切換延遲和能耗。

   

3. 漏電路徑：Isoff、Igidl、Gate leakage、Junction leakage與Sub-channel leakage構(gòu)成了極限工藝中泄漏電流的主要來源。

   

    

在2nm以下節(jié)點(diǎn)，電阻與電容的每一細(xì)微變化，都會直接映射為頻率或能效的非線性回報遞減。

材料與結(jié)構(gòu)優(yōu)化：從源極到接觸的全鏈路革新

 

• 應(yīng)變增強(qiáng)：eSiGe與應(yīng)變Si通道

eSiGe作為PMOS應(yīng)變增強(qiáng)的主流方案，其Ge濃度已從90nm節(jié)點(diǎn)的17%，上升至22nm節(jié)點(diǎn)的50%。但在3D結(jié)構(gòu)中，eSiGe容易在內(nèi)間隔處融合缺陷，降低應(yīng)變傳遞效率，需更精細(xì)的外延與摻雜控制。

• 極限EOT（等效氧化層厚度）控制

通過界面層摻雜與高k堆疊的協(xié)同沉積，EOT現(xiàn)已被壓縮至<0.5nm 量級，但同時帶來載流子遷移率下降與功函數(shù)工程挑戰(zhàn)，尤其對PFET設(shè)計提出新材料需求。

• 接觸電阻下降：Sub-10?? Ω·cm²時代

• 對于PFET，采用高Ge p-SiGe外延+Ga摻雜+激光退火工藝，可實現(xiàn)<5×10?¹? Ω·cm²的接觸電阻水平。

• 對于NFET，Ti基接觸+毫秒級固相外延（SPE）或納秒激光外延（LPE）成為主流路徑。

  

漏電控制是一場多路徑抑制戰(zhàn)，結(jié)構(gòu)、電場、材料三層協(xié)同，方可鎖住每一毫瓦功耗窗口。

 

多VT設(shè)計：從厚度控制到無體積調(diào)控

極限尺寸下，傳統(tǒng)基于金屬厚度變化的VT調(diào)控方式已遭遇空間與變異的雙重瓶頸。為適應(yīng)GAA/Nanosheet結(jié)構(gòu)的緊湊片寬，業(yè)界轉(zhuǎn)向“無體積”VT調(diào)控（volume-less VT tuning），其核心手段包括：

• 偶極工程（Dipole Engineering）：通過在IL/High-k界面引入偶極層改變能帶對齊，從而調(diào)控功函數(shù)。

• 材料選擇：利用如La?O?、Al?O?、TiO?等材料誘導(dǎo)正負(fù)偶極，分別適用于PFET/NFET路徑。

  

該策略不僅突破了厚度控制的熱退火約束，更支持多級VT窗口精細(xì)調(diào)控，已被TSMC等廠商納入主力GAA平臺。

極限縮放時代，性能不是某一節(jié)點(diǎn)的屬性，而是結(jié)構(gòu)、電學(xué)、材料與設(shè)計“四維博弈”的結(jié)果。

 

 

四、工藝現(xiàn)實挑戰(zhàn)與可制造性限制

 

在極限工藝節(jié)點(diǎn)下，性能與PPA的優(yōu)化并非純粹的技術(shù)能力問題，更是對制造變異、設(shè)計波動與熱物理瓶頸的綜合應(yīng)對能力。先進(jìn)邏輯制程的真正門檻，往往不在“能否設(shè)計”，而在“是否可量產(chǎn)”。

工藝變異：從統(tǒng)計到系統(tǒng)的雙重挑戰(zhàn)

現(xiàn)代CMOS設(shè)計正面臨前所未有的制造變異復(fù)雜性，主要分為：

• 系統(tǒng)性變異：如晶圓間（WTW）、晶圓內(nèi)（WIW）、布局相關(guān)（Layout-Dependent）等，會導(dǎo)致不同單元間Vt失配，直接影響Vmin與時序收斂。

• 隨機(jī)性變異：如線邊粗糙（LER）、隨機(jī)摻雜波動（RDF）、鰭寬波動（WFV）等，在SRAM等結(jié)構(gòu)中尤為致命，成為Vmin控制的主因。

  

TSMC在IEDM展示數(shù)據(jù)顯示：即使TT角（Typical-Typical）對齊，系統(tǒng)性變異仍可能導(dǎo)致不同工藝組合下的性能差異高達(dá)多個σ級別，嚴(yán)重制約設(shè)計預(yù)測性與良率窗口。

工藝變異正從統(tǒng)計偏差，演化為影響系統(tǒng)設(shè)計穩(wěn)定性的決定性變量。

 

局部布局效應(yīng)：VT偏移與泄漏擴(kuò)散源

在先進(jìn)節(jié)點(diǎn)中，Local Layout Effect（LLE）已成為影響器件一致性的主要非理想因素。主要包括：

• LOD（Length of Diffusion）：擴(kuò)散長度影響應(yīng)變張力與VT；

• GLE/MBE（Gate Line-end/Metal Boundary Effect）：金屬終點(diǎn)或邊界附近電場扭曲，導(dǎo)致遷移率波動；

• SDB帶來的非對稱接觸排布：進(jìn)一步拉大差異化。

  

解決方案需從三層協(xié)同入手：

• 工藝側(cè)壓縮變異窗口；

• 建模側(cè)加入LLE捕捉參數(shù)；

• 設(shè)計側(cè)引入版圖規(guī)則約束與優(yōu)化模板。

   

熱挑戰(zhàn)：從自加熱到系統(tǒng)散熱

極限尺寸下，單位面積功耗密度提升，自加熱效應(yīng)顯著上升。TSMC研究指出：

• 在相同功率密度下，GAA結(jié)構(gòu)的自加熱效應(yīng)普遍高于FinFET，對載流子遷移率、VT穩(wěn)定性產(chǎn)生長期影響；

• 同時，芯片級熱阻主要由封裝熱界面、BEOL材料、粘接層厚度與熱通孔布局共同決定。

  

有效的熱管理策略包括：

• 引入低熱阻TIM材料與熱通道結(jié)構(gòu)（Thermal Vias）；

• 優(yōu)化背面金屬堆疊與封裝幾何布局；

• 在系統(tǒng)級采用熱均衡調(diào)度算法與動態(tài)功耗管理。

   

可制造性提升路徑：從EDA到架構(gòu)協(xié)同

面對這些挑戰(zhàn)，工藝-設(shè)計協(xié)同能力成為決定“先進(jìn)工藝是否能量產(chǎn)”的關(guān)鍵因素。具體路徑包括：

• 在設(shè)計階段引入Corner分析、Statistical Modeling、DFM規(guī)則集成；

• 布局側(cè)引導(dǎo)采用魯棒電路拓?fù)浣Y(jié)構(gòu)與可變Vmin優(yōu)化策略；

• 從架構(gòu)層預(yù)留工藝波動的冗余區(qū)間，提升系統(tǒng)容錯性。

極限節(jié)點(diǎn)的良率，不再由晶圓廠決定，而是由“設(shè)計-工藝-架構(gòu)”三方共同定義。

 

 

五、系統(tǒng)集成路徑與STCO趨勢

 

當(dāng)晶體管縮放成本陡增、物理邊界逼近，邏輯系統(tǒng)的競爭優(yōu)勢，正逐步從“器件制程”上移至“系統(tǒng)架構(gòu)”。系統(tǒng)集成不再是封裝團(tuán)隊的后處理，而是半導(dǎo)體競爭戰(zhàn)略的核心組成。

Chiplet架構(gòu)：打破SoC一體化瓶頸

隨著工藝代際推進(jìn)，SoC設(shè)計面臨PPA優(yōu)化難度、IP整合復(fù)雜度與驗證周期同步上升的問題。Chiplet（芯粒）架構(gòu)應(yīng)運(yùn)而生，其核心理念是：

• 將SoC分解為多個異構(gòu)模塊（邏輯、存儲、I/O、AI加速等）；

• 各芯?？刹捎?/span>不同節(jié)點(diǎn)、不同工藝平臺獨(dú)立優(yōu)化；

• 通過高密度互聯(lián)重構(gòu)為系統(tǒng)級解決方案。

  

   

TSMC指出，Chiplet具備成本優(yōu)勢、功耗/性能最優(yōu)化、系統(tǒng)可擴(kuò)展性強(qiáng)與開發(fā)風(fēng)險可控等特性，正成為高性能計算（HPC）與數(shù)據(jù)中心芯片的主流路徑。

從SoC到Chiplet，系統(tǒng)設(shè)計從“單芯片壓榨極限”，轉(zhuǎn)向“多芯片協(xié)同優(yōu)化”。

 

高密度互聯(lián)：解鎖系統(tǒng)級集成能力

系統(tǒng)級封裝的瓶頸在于芯粒之間的互聯(lián)密度與延遲控制。為此，行業(yè)推動以下關(guān)鍵技術(shù)：

• 2.5D/3D封裝：如CoWoS、InFO、EMIB等，實現(xiàn)高帶寬、低功耗芯粒互聯(lián)；

• Hybrid Bonding / Direct Bonding：原子級接觸方式，有效降低互聯(lián)pitch與RC延遲；

• TSMC示例：最新系統(tǒng)封裝方案可在單一封裝內(nèi)整合超過1萬億晶體管，等效于多個SoC級芯片同時協(xié)同運(yùn)行。

  

封裝工藝已不再只是“連接方式”，而是系統(tǒng)PPA優(yōu)化鏈條中的第一性變量。

 

STCO：系統(tǒng)技術(shù)協(xié)同優(yōu)化的路徑重構(gòu)

傳統(tǒng)DTCO側(cè)重于單元級設(shè)計與制程協(xié)同，而STCO（System Technology Co-Optimization）則將優(yōu)化維度進(jìn)一步擴(kuò)展至：

• 應(yīng)用算法與芯片架構(gòu)的聯(lián)合設(shè)計；

• 芯粒功能劃分與異構(gòu)協(xié)同的接口定義；

• 封裝/供電/熱管理/互聯(lián)等系統(tǒng)級物理實現(xiàn)共優(yōu)化。

  

   

在STCO范式下，芯片設(shè)計不再從“工藝節(jié)點(diǎn)”出發(fā)，而是從“系統(tǒng)目標(biāo)”反推最優(yōu)實現(xiàn)路徑。例如：

• AI芯片中，將運(yùn)算陣列置于先進(jìn)節(jié)點(diǎn)，而控制邏輯、SRAM留在成熟節(jié)點(diǎn)；

• 高速SerDes模塊使用高fT工藝，而低速管理模塊則以低功耗工藝實現(xiàn)。

先進(jìn)工藝決定上限，STCO決定極限是否真正被用到。

 

 

六、總結(jié)與展望

 

回顧C(jī)MOS技術(shù)演進(jìn)路徑，邏輯縮放從未止步，但其推動力與突破方式早已今非昔比。從Dennard時代的線性縮放，到后摩爾時代的結(jié)構(gòu)重構(gòu)與系統(tǒng)協(xié)同，半導(dǎo)體技術(shù)的每一次躍遷，都是產(chǎn)業(yè)工程、科學(xué)創(chuàng)新與協(xié)同思維的交匯結(jié)果。

結(jié)構(gòu)層面，從FinFET到GAA，再到CFET的接力突破，讓密度得以持續(xù)增長；設(shè)計維度，FinFlex、NanoFlex與多VT技術(shù)將工藝優(yōu)勢交還設(shè)計者；材料領(lǐng)域，從eSiGe通道、極限EOT堆疊，到低接觸電阻工程，每一個工藝細(xì)節(jié)都成為性能和能效的平衡器。

但同時，變異、熱管理、互聯(lián)與制造復(fù)雜性已成為先進(jìn)制程繞不開的現(xiàn)實門檻。在邏輯縮放接近極限之際，系統(tǒng)思維開始主導(dǎo)競爭格局：

• DTCO定義芯片層級的極限使用率

• STCO定義系統(tǒng)層級的整體性能邊界

   

Chiplet與高密度封裝的普及，使“系統(tǒng)級摩爾定律”成為行業(yè)共識：每兩年翻倍的，不再是晶體管數(shù)量，而是“系統(tǒng)集成的計算密度與能效能力”。

未來的CMOS演進(jìn)路徑，不會是單一維度的延伸，而將是一條融合材料、結(jié)構(gòu)、設(shè)計、封裝與架構(gòu)的多元曲線。正如TSMC在報告中所強(qiáng)調(diào)：技術(shù)突破不再孤立發(fā)生，而是依賴“協(xié)同創(chuàng)新”與“系統(tǒng)復(fù)合優(yōu)化”能力的全面崛起。

CMOS縮放仍在繼續(xù)，只是賽道已變：從納米線寬的極限競賽，轉(zhuǎn)向跨層協(xié)同的系統(tǒng)進(jìn)化。