1. 引言
1.1 研究背景與驅動力
現(xiàn)代計算范式的深刻變革正在重塑數(shù)字基礎設施的底層邏輯。以大語言模型（LLM）和生成式AI（GAI）為代表的應用，其模型參數(shù)規(guī)模正以指數(shù)級增長，從AlexNet的6000萬參數(shù)到GPT-4的1.8萬億，再到擁有3至5萬億參數(shù)的GPT-5，訓練所需算力已邁入百億億次浮點運算（Exa-FLOPS）時代。這種算力需求的爆炸式增長直接催生了對海量數(shù)據(jù)傳輸?shù)目是?。?jù)預測，到2027年，全球數(shù)據(jù)中心產生的數(shù)據(jù)量將高達90,000艾字節(jié)。然而，當前計算能耗的增長速度已遠超全球能源供給的增幅，嚴峻的“功耗墻”問題迫在眉睫。在數(shù)據(jù)中心的總體能耗中，約25%至50%消耗于電與光的互聯(lián)鏈路。因此，提升每比特傳輸?shù)哪苄б殉蔀槔^計算單元縮放之后的關鍵突破口。
傳統(tǒng)上，數(shù)據(jù)中心內部及機架間的互聯(lián)依賴于可插拔光模塊。然而，隨著交換芯片帶寬躍升至51.2 Tbps乃至102.4 Tbps，該架構的局限性日益凸顯。首先，為了連接位于面板的光模塊，高速串行/解串器（SerDes）信號需跨越長度可觀的PCB走線，引入顯著的插入損耗與串擾，迫使系統(tǒng)采用復雜的均衡器和重定時器（Retimer），致使每比特能耗高達15-20皮焦耳（pJ/bit）。其次，可插拔模塊的前面板部署模式限制了端口密度的進一步提升，且其功率隨著速率提升而急劇增加，對散熱系統(tǒng)構成了巨大壓力。在此背景下，共封裝光學（CPO）技術應運而生，其核心理念是將光學輸入/輸出（I/O）從系統(tǒng)邊緣遷移至芯片身旁，從根本上改變信號的物理傳輸路徑。
1.2 技術定義與核心優(yōu)勢
共封裝光學（CPO）是指將光子集成電路（PIC）、電子集成電路（EIC，如驅動器、跨阻放大器）與高功耗的計算或交換ASIC共同封裝在同一基板上的先進整合技術。通過這種緊耦合方式，ASIC與光引擎之間的電學鏈路被縮短至毫米級，從而消除或大幅減少對高功耗重定時器和復雜均衡電路的需求，帶來多維度性能提升：
超低功耗：CPO可將鏈路能耗降至5-10 pJ/bit，實驗室原型已展示出低于2 pJ/bit的潛力，相較于可插拔方案實現(xiàn)了數(shù)倍的能效提升。
高帶寬密度：通過芯片堆疊與高密度互連，CPO可在單位面積內集成遠超可插拔方案的光通道數(shù)，實現(xiàn)Tbps/mm²級的帶寬密度，有效突破前板端口限制。
低延遲與高信號完整性：極短的電學路徑顯著降低了信號衰減與串擾，減少了延遲，這對于AI分布式訓練等對同步性要求極高的負載至關重要。
簡化系統(tǒng)架構：更高的端口數(shù)（radix）允許構建扁平化的網(wǎng)絡拓撲，減少了交換層級，從全局視角降低了整體系統(tǒng)的復雜度和成本。
2. 從可插拔到共封裝：光學互聯(lián)的范式轉移
光學互聯(lián)技術的演變史是一部不斷縮短光子器件與電子芯片物理距離的歷史。
可插拔光模塊作為第一代方案，其PIC/EIC位于PCB板邊緣，通過長達數(shù)百毫米的PCB走線與Centrol ASIC相連。在低速時代，其可維護性與靈活性優(yōu)勢顯著。但當信號速率進入112Gbps PAM-4以上時，該架構的電氣通道損耗激增，導致功耗和成本失控。
板載光學（OBO）作為過渡方案，將光引擎從面板移至ASIC周邊的PCB上，有效縮短了電學路徑。然而，OBO仍需經過PCB基板，且面臨機械裝配與散熱集成的復雜性。
近封裝光學（NPO）則更進一步，將光引擎與ASIC安裝在同一高性能基板上，但仍通過基板內的走線互聯(lián)。NPO借助OIF XSR+標準可將通道損耗控制在13dB以下，但未實現(xiàn)真正的“零距離”接觸。
共封裝光學（CPO）代表著當前的終極演進形態(tài)。其核心在于通過硅中介層、嵌入式橋接或3D堆疊技術，將PIC/EIC與ASIC緊密集成在同一封裝體內。電信號無需再穿越基板，而是通過微凸塊或混合鍵合直接連通，如下圖所示。這一演進清晰展示了從長距、高損電互連向短距、低損光互連的必然趨勢，實現(xiàn)了功耗與性能的飛躍。
3. CPO架構與先進集成方案
CPO的實現(xiàn)高度依賴于多元化的異構集成架構。根據(jù)PIC與EIC及ASIC的相對位置和連接方式，主要可分為2D、2.5D及3D三大類。
3.1 2D與2.5D集成方案
在2D方案中，PIC、EIC和ASIC并排通過引線鍵合或倒裝芯片（Flip-Chip）方式貼裝在同一有機基板上。此方案工藝成熟、成本較低，但引線鍵合引入的寄生電感嚴重限制了高頻性能，且芯片間橫向距離仍較長。
為了在性能和成本間取得平衡，2.5D集成成為當前主流。該方案引入了一個高密度互連的中介層（Interposer），所有芯片均布置于中介層之上。常見的中介層材料包括硅和玻璃。
硅中介層：基于硅通孔（TSV）和再分布層（RDL）技術，可提供亞微米級的互連間距，支持極高帶寬。臺積電的CoWoS（Chip-on-Wafer-on-Substrate）是典型代表。然而，硅作為半導體材料存在漏電損耗，且其高熱導率（~150 W/mK）易導致側向熱串擾，即高功耗ASIC的熱量通過硅層擴散至鄰近的光芯片，影響其工作穩(wěn)定性。
玻璃中介層：為解決硅的熱/電串擾問題，玻璃基板憑借其可調的熱膨脹系數(shù)（CTE）、極低的高頻損耗（低介電常數(shù)Dk和損耗因子Df）及優(yōu)良的尺寸穩(wěn)定性而備受青睞。玻璃通孔（TGV）技術可提供垂直互連。例如，康寧公司已展示了基于玻璃波導和銅重布線的CPO模塊，實現(xiàn)了低損耗片內光路由。表1對比了有機、硅與玻璃材料的性能差異。
表1. 中介層/基板材料性能對比
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特性
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有機基板
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硅中介層
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玻璃中介層
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互連間距
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>10 μm
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<5 μm
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<5 μm
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高頻損耗
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高
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中（導電損耗）
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極低
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熱導率
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~0.2-0.5 W/mK
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~150 W/mK
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~1 W/mK (可調)
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熱串擾
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低
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高
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低
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CTE匹配性
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差（與硅不匹配）
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完美
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可定制匹配
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大尺寸翹曲
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嚴重
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輕微
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極輕微
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成本
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低
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高
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中（潛力）
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英特爾提出的嵌入式多芯片互連橋接（EMIB）技術是2.5D集成的一種變體，僅在芯片邊緣下方嵌入小型硅橋，而非使用整片中介層，兼顧了高密度互連與成本效益。
3.2 3D堆疊集成
為實現(xiàn)極致性能，3D集成成為必然選擇。該方案通過TSV/TGV和微凸塊或混合鍵合技術，將PIC與EIC垂直堆疊，而非水平排列。
例如，臺積電的COUPE（Compact Universal Photonic Engine）技術采用3D SoIC（System-on-Integrated-Chips）方案，將EIC直接堆疊在PIC之上。通過混合鍵合界面取代傳統(tǒng)焊料凸塊，顯著降低了電容、提升了散熱效率并改善了能耗。這種“頂置EIC”的配置有效解決了高功耗DSP、驅動器的冷卻問題，同時通過低損耗光耦合器縮減了鏈路預算。博通也已展示了基于3D堆疊的硅光引擎，其中PIC倒裝于EIC之上，再共同連接至開關ASIC。
下圖展示了從2D到3D單片集成的演進路線?？梢郧逦乜吹剑S著集成維度的增加，互連長度和寄生參數(shù)持續(xù)減小，帶寬密度和能效隨之提升，但同時也對熱管理和制造精度提出了空前挑戰(zhàn)。
4. 多物理場挑戰(zhàn)與解決方案
CPO的成功絕非單一芯片技術的優(yōu)化，而是一場涉及電、光、熱、力、材料等多物理場協(xié)同設計的系統(tǒng)工程。
4.1 熱管理與熱串擾
熱管理是CPO面臨的首要物理挑戰(zhàn)。在一個200mm x 200mm的有限空間內，集成的交換機晶片、高帶寬存儲器（HBM）及光引擎的總功耗可能超過1千瓦，熱通量密度達到前所未有的水平。
電氣側的熱挑戰(zhàn)：高密度集成的ASIC和HBM產生局部熱點。尤其HBM對溫度極其敏感，高溫會加劇DRAM的漏電流，導致刷新頻率增加和性能下降。來自主晶片的熱流通過低熱阻的硅中介層或金屬散熱片橫向傳遞，形成“熱串擾”，使周邊芯片成為熱受害者。
光學側的熱挑戰(zhàn)：硅光器件中，硅的折射率隨溫度變化顯著（dn/dT ~ 1.86e-4 K?¹）。對于依賴精密波長共振的微環(huán)調制器（MRM）或陣列波導光柵（AWG），主晶片上微秒級的溫度波動即可導致波長漂移，引發(fā)信號失真和鏈路中斷。
解決方案：傳統(tǒng)風冷已無法滿足>1W/mm²的熱通量需求，液冷成為必然選擇。
液體冷卻：可采用直接或間接接觸式，包括冷板、浸沒式冷卻及微通道冷卻。后者將微流道直接集成于硅中介層或芯片背面，實現(xiàn)精準的局部取熱。
熱界面材料（TIM）：開發(fā)具有超高熱導率（>50 W/mK）的下一代TIM至關重要，包括金屬基（銦、焊料）、碳基（石墨烯、碳納米管）或金剛石復合材料。
協(xié)同設計：結合熱感知的芯片布局算法與拓撲優(yōu)化，可在宏觀上均衡熱分布，避免熱點的產生。
4.2 信號與電源完整性（SIPI）
在超高速（>100 Gbps/lane）互連中，SIPI設計是決定鏈路誤碼率（BER）的關鍵。
寬&慢 vs. 窄&快通道：片內互連（如主芯片至HBM）采用寬位、低速（~10-15 GHz）的并行協(xié)議（如UCle），其SIPI挑戰(zhàn)主要來自同步開關噪聲（SSN）和IR壓降。而主晶片至EIC的SerDes鏈路（224 Gbps及以上）則是窄位、高速的痛點，Nyquist頻率高達56 GHz以上。在此頻段，封裝基板的插入損耗呈3倍增長，諧振效應和串擾更為突出。
互連優(yōu)化：優(yōu)化方案包括采用更低損耗的基板材料（如PPE、LCP）、減小銅箔表面粗糙度、跳層布線（Skip-layer routing）以降低有效介電損耗，以及優(yōu)化凸塊排布（如從方形陣列改為六角形陣列）和信號扇出樣式（如下圖所示）。
4.3 光學耦合與光纖路由
光纖與PIC的高效、低成本耦合是通往量產的關鍵瓶頸。
耦合策略：主要分為邊緣耦合（EC）和光柵耦合（GC）。EC耦合效率高（<0.5 dB損耗）、帶寬寬、偏振不敏感，但需要研磨芯片邊緣與光纖陣列（FAU）進行精密對準，難以實現(xiàn)晶圓級測試。GC允許光纖從芯片表面垂直耦合，支持晶圓級探測，但耦合損耗較高（>1.5 dB）、帶寬窄且偏振敏感。表2總結了主要耦合方法的性能對比。
表2. 光纖耦合方法對比
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耦合類型
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典型損耗
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1 dB對準容差
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主要挑戰(zhàn)
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邊緣耦合 (EC)
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<0.5 dB
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>2 μm
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晶圓級測試難，端面處理要求高
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光柵耦合 (GC)
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>1.5 dB
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~2 μm
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耦合損耗高，偏振/波長敏感
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倏逝波耦合
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<0.1 dB
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>2.8 μm
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波導暴露，精密對準
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光子引線鍵合
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~0.5 dB
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-
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激光寫入時間長
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光纖路由：CPO內部需處理成百上千根光纖的復雜路由。對于一個102.4T的交換機，內部可能需要路由超過1000根光纖，形成復雜的“章魚式”扇出光纜（如下圖所示）。這帶來了機械柔性、彎曲半徑、熱穩(wěn)定性及應力疲勞等一系列可靠性問題。
制造流程創(chuàng)新：為了簡化裝配，業(yè)界發(fā)展了光纖優(yōu)先（Fiber-first）與光纖最后（Fiber-last）兩種工藝。光纖優(yōu)先在晶圓級完成貼裝，平面度最佳，但不耐后續(xù)高溫回流焊；光纖最后則在所有電子焊接工序完成后進行，避免了高溫損傷，但需準確補償基板翹曲。
4.4 光源集成策略：內嵌 vs. 外置
CPO系統(tǒng)中的光源選擇深刻影響系統(tǒng)的能效、熱管理和可維護性。
集成激光器：通過異質鍵合或直接外延將III-V族材料與硅基波導集成。優(yōu)勢在于高集成度、低損耗。但激光器對溫度極其敏感，靠近炙熱的ASIC會導致性能退化、壽命縮短，且一旦損壞無法更換，影響系統(tǒng)級可靠性。
外部光源（ELS）：目前主流方案。激光器被封裝在獨立的插拔式模塊（如QSFP-DD或OSFP封裝）中，通過保偏光纖（PMF）將連續(xù)光（CW）饋入PIC。ELS將發(fā)熱源移出封裝，簡化了CPP封裝的熱設計，且支持熱插拔維護和升級。其代價是額外的光纖連接引入的光學損耗和成本增加，并占據(jù)寶貴的前面板空間（如一個102.4T的交換機需16個ELS模塊，占用約35%面板面積）。
4.5 可靠性、可維修性與靈活性
相較于成熟的插拔模塊生態(tài)系統(tǒng)，CPO在運營層面仍面臨挑戰(zhàn)。
可靠性：光纖彎曲、接頭污染、焊點疲勞及激光器老化引入的新失效模式，在AI大集群訓練中可能導致災難性后果。一個萬卡GPU集群中的單點故障可能中斷數(shù)日的訓練任務，造成千萬美元級損失。
可維修性與靈活性：插拔模塊允許即時更換失效或升級速率的光模塊，而CPO中一旦光引擎故障，可能需更換整個主板。此外，CPO不支持在同一系統(tǒng)中混用短距（SR）、長距（LR）乃至相干（ZR）等不同類型的光模塊，缺乏“隨增長付費”（Pay-as-you-grow）的商業(yè)模式，初期一次性投入成本高，這對云服務提供商構成了商業(yè)決策障礙。
5. 技術路線對比：硅光與VCSEL
在CPO的實現(xiàn)路徑上，硅光子學（SiPh）和垂直腔面發(fā)射激光器（VCSEL）是兩大主流技術，二者性能和定位各異（表3）。
硅光子學采用大馬士革工藝在絕緣體上硅（SOI）上制備無源/有源器件，利用CMOS代工廠的巨大產能優(yōu)勢。其工作于1310/1550 nm單模波段，支持密集波分復用（DWDM），可實現(xiàn)公里級傳輸距離，非常適合數(shù)據(jù)中心之間的互連及機架間的長距離鏈路。然而，其耦合對準容差嚴苛，封裝成本高昂。
VCSEL技術成熟，成本低廉。其工作在850-1060 nm，通常與多模光纖（MMF）配對，耦合對準容差大，極大地簡化了封裝。VCSEL能耗極低（1-2 pJ/bit），非常適合短距離（<300米）、極致功耗敏感的機架內或板間互聯(lián)。IBM/Coherent的MOTION項目已驗證了基于VCSEL陣列的高密度、低功耗CPO模塊。其劣勢在于難以波分復用，總帶寬受限于并行通道數(shù)，傳輸距離有限。
表3. 硅光與VCSEL CPO架構對比
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指標
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硅光 CPO
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VCSEL CPO
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能效
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5-10 pJ/bit (可低至~1.3 pJ/bit)
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1-2 pJ/bit (極致能效)
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傳輸距離
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長 (>2 km)
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短 (<300 m)
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復用能力
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密集波分復用 (DWDM)
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并行通道為主
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封裝復雜度
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高 (單模對準)
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低 (多模對準)
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成本定位
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高速、長距、高價值
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短距、低成本、節(jié)能
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代表項目
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Intel, Broadcom CPO交換機
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IBM/Coherent MOTION
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未來，隨著單模VCSEL技術的成熟，兩者的界限可能模糊。異構集成（Hybrid Integration）有望融合兩者優(yōu)點，例如在硅光平臺上集成VCSEL作為光源。
6. 標準化與生態(tài)系統(tǒng)建設
CPO的大規(guī)模商用離不開一個強大、開放的產業(yè)生態(tài)，而這依賴于關鍵接口、機械尺寸及協(xié)議的標準化。
OIF (Optical Internetworking Forum)：已發(fā)布多個關鍵IA協(xié)議，包括3.2T CPO模塊規(guī)范（OIF-CP-3.2T-M-01.0），定義了電氣通道（基于CEI-112G/224G）和光接口，以及外部光源接口（OIF-ELSFP）。
UCIe (Universal Chiplet Interconnect Express)：UCIe 3.0標準支持高達64Gbps/lane的片間互連，并結合增強的可管理性，為ASIC與光芯片（chiplet）之間的標準化接口提供了關鍵規(guī)范，促進了多供應商chiplet的互操作性。
OCP (Open Compute Project)：通過推動開放機架和硬件設計，OCP為CPO在超大規(guī)模數(shù)據(jù)中心的應用定義了系統(tǒng)層級的集成指南。
IEEE：正在制定新一代以太網(wǎng)速率（如800GbE, 1.6TbE）標準，其中涉及對CPO類架構的考量，定義電氣I/O速度和通道特性。
這些標準化努力正在構建一個從激光器、光引擎到交換機ASIC的完整供應商網(wǎng)絡，旨在避免供應商鎖定，降低研發(fā)風險，加速CPO技術在主流數(shù)據(jù)中心的滲透。
7. 未來展望與新興方向
盡管硅基CPO已取得長足進步，但未來技術樹正朝著新材料、新制造工藝和新計算范式延伸。
7.1 玻璃基板的崛起：飛秒激光加工
玻璃基板被視為繼有機和硅之后的“下一代”基板材料。其卓越的尺寸穩(wěn)定性（低翹曲）、可調節(jié)的CTE、極低的射頻損耗以及光學透明度為光學I/O打開全新可能。
飛秒激光：傳統(tǒng)的黃光光刻在玻璃上制造高深寬比結構（如TGV）和波導面臨挑戰(zhàn)。飛秒激光通過非熱效應的多光子吸收，可在玻璃體內任意三維路徑上誘導折射率改變，直接寫入高質量的光波導。結合濕法刻蝕放大，可制造出直徑僅數(shù)微米、高深寬比的TGV陣列。英特爾等公司已展示基于玻璃波導的CPO方案，波導損耗極低，且實現(xiàn)了與光纖陣列的無縫集成。
3D光波導：飛秒激光技術還允許在玻璃中介層內部制造復雜的3D光波導結構（如下圖所示），實現(xiàn)光信號的垂直轉向（光TSV）和多層路由，極大提升I/O密度和布局靈活性。
7.2 先進封裝工藝：混合鍵合與片間集成
為實現(xiàn)亞微米級、超高密度互連，混合鍵合（Hybrid Bonding）技術正從邏輯芯片堆疊向光電子集成領域滲透。該技術通過Cu-Cu直接接觸和介質鍵合，消除了傳統(tǒng)焊料凸塊，實現(xiàn)了極低的互連電阻、電容和更細的間距。將混合鍵合用于EIC與PIC的直接三維集成，可望將帶寬密度推向新的量級。
7.3 AI驅動的光子計算與智能網(wǎng)絡
CPO不僅是一種互連技術，更可能催生新的計算范式。
光子加速器：得益于CPO提供的高帶寬、低延遲光I/O，未來XPU可以無縫連接到片上的光子張量核心（Photonic Tensor Core）。已有研究展示了通過級聯(lián)馬赫-曾德爾干涉儀（MZI）實現(xiàn)光學矩陣乘法，用于深度學習的推理加速，能效遠超純電方案。
智能光學網(wǎng)絡：AI技術也可反向用于優(yōu)化CPO系統(tǒng)。機器學習算法可用于實時補償PIC中的熱致波長漂移、自適應均衡高速光鏈路損傷，以及在網(wǎng)絡層實現(xiàn)智能的光路交換和負載均衡。
7.4 面向量子技術的集成光子學
CPO的精密集成能力亦在賦能量子信息科學。通過將量子光源（如糾纏光子對）、單光子探測器和經典電控電路共封裝，可實現(xiàn)緊湊、穩(wěn)定的量子互聯(lián)。這種共封裝量子節(jié)點是構建未來量子互聯(lián)網(wǎng)、連接分布式量子計算機的關鍵使能技術。例如，將氮空位（NV）色心或量子點與片上光路集成，可高效產生并路由量子比特。
8. 結論
共封裝光學（CPO）技術正從實驗室的尖端探索走向數(shù)據(jù)中心的核心部署，它是應對后摩爾時代算力互聯(lián)瓶頸的一次系統(tǒng)性架構革命。通過將光子與電子在封裝級別深度融合，CPO從根本上打破了傳統(tǒng)可插拔方案在能效、帶寬密度和信號完整性方面的多重壁壘。
本文系統(tǒng)回顧了CPO的技術動因、演進路徑、核心集成方案及多物理場協(xié)同設計挑戰(zhàn)。2.5D/3D異構集成、高效熱管理、超高速SIPI設計、低成本光學耦合及標準化生態(tài)建設是當前研究的核心焦點。硅光與VCSEL兩大路線將在不同應用場景下長期并存，而外部激光源（ELS）方案因其熱隔離與可維護性優(yōu)勢在近期更受親賴。展望未來，玻璃基板與飛秒激光加工技術將釋放前所未有的設計自由度；混合鍵合將繼續(xù)推動集成密度攀升；而AI與量子技術的融入則將CPO從一個被動互聯(lián)通道提升為主動計算資源的一部分。
盡管面臨可靠性、成本與服務模型的現(xiàn)實阻礙，但面對AI大模型及HPC對算力近乎無止境的渴求，CPO所代表的“光進銅退”乃至“光電共融”是必然的歷史選擇。隨著行業(yè)標準逐步統(tǒng)一，以及各主流廠商與云服務提供商的深度協(xié)作，CPO有望在未來五年內成為超大規(guī)模數(shù)據(jù)中心與高性能計算集群中不可或缺的核心基石，開啟高能效、高帶寬計算的新紀元。
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