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您當(dāng)前的位置：檢測預(yù)警 > 欄目首頁

  • 半導(dǎo)體的ESD失效特性及防護(hù)能力影響

    自然界中充斥著靜電。對于集成電路行業(yè)，每一顆芯片從最開始的生產(chǎn)制造過程、封裝過程、測試過程、運(yùn)輸過程到最終的元器件的焊接、組裝、使用過程，幾乎時刻都伴隨著靜電，在任何一個環(huán)節(jié)靜電都有可能對芯片造成損傷。

    2022/07/21 更新 分類：科研開發(fā) 分享

  • 中國發(fā)布首個原生Chiplet技術(shù)標(biāo)準(zhǔn)《小芯片接口總線技術(shù)要求》

    2022年12月，這兩項(xiàng)標(biāo)準(zhǔn)在第二屆中國互連技術(shù)與產(chǎn)業(yè)大會上正式對外發(fā)布，進(jìn)一步跟蹤前沿IT互連技術(shù)，結(jié)合我國技術(shù)發(fā)展和應(yīng)用現(xiàn)狀，制定和應(yīng)用計算機(jī)系統(tǒng)芯片內(nèi)、芯片間、系統(tǒng)間互連技術(shù)的協(xié)議規(guī)范和標(biāo)準(zhǔn)。

    2022/12/19 更新 分類：科研開發(fā) 分享

  • 清華大學(xué)研制出全球首顆憶阻器存算一體芯片

    近日，清華大學(xué)集成電路學(xué)院教授吳華強(qiáng)、副教授高濱團(tuán)隊(duì)基于存算一體計算范式，研制出全球首顆全系統(tǒng)集成的、支持高效片上學(xué)習(xí)（機(jī)器學(xué)習(xí)能在硬件端直接完成）的憶阻器存算一體芯片.

    2023/10/10 更新 分類：科研開發(fā) 分享

  • 我國科學(xué)家開發(fā)出面向新型芯片的絕緣材料

    中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所研究員狄增峰團(tuán)隊(duì)開發(fā)出面向二維集成電路的單晶氧化鋁柵介質(zhì)材料——人造藍(lán)寶石，這種材料具有卓越的絕緣性能，即使在厚度僅為1納米時，也能有效阻止電流泄漏。

    2024/08/09 更新 分類：科研開發(fā) 分享

  • 天津大學(xué)與清華大學(xué)聯(lián)合開發(fā)出國際首個基于憶阻器神經(jīng)形態(tài)器件的“雙環(huán)路”無創(chuàng)演進(jìn)腦機(jī)接口系統(tǒng)

    2月17日，天津大學(xué)腦機(jī)海河實(shí)驗(yàn)室與清華大學(xué)集成電路學(xué)院聯(lián)合宣布，成功開發(fā)出國際首個基于憶阻器神經(jīng)形態(tài)器件的“雙環(huán)路”無創(chuàng)演進(jìn)腦機(jī)接口系統(tǒng)。

    2025/02/18 更新 分類：科研開發(fā) 分享

  • 什么是MOS的體效應(yīng)（body bias）

    體偏壓是一把“雙刃劍”。它為現(xiàn)代集成電路設(shè)計提供了在性能和功耗之間動態(tài)優(yōu)化的強(qiáng)大工具，但設(shè)計者必須仔細(xì)評估并緩解其帶來的可靠性風(fēng)險，如熱載流子效應(yīng)、BTI以及設(shè)計復(fù)雜性等，才能確保芯片在整個生命周期內(nèi)的穩(wěn)定可靠。

    2025/08/18 更新 分類：實(shí)驗(yàn)管理 分享

  • 半導(dǎo)體MOSFET中不同節(jié)點(diǎn)下的金屬間距

    當(dāng)晶體管還是平面結(jié)構(gòu)時，金屬間距仍然是一個非常重要的測量值，它指的是集成電路的一個特定尺寸。然而隨著發(fā)展，在新的 3D 架構(gòu)下，金屬間距已不再重要，因?yàn)橄?5 納米或 3 納米這樣的半導(dǎo)體邏輯節(jié)點(diǎn)不再指代金屬間距的一半。

    2025/08/19 更新 分類：科研開發(fā) 分享

  • 芯片設(shè)計典型器件版圖圖例解析

    在集成電路設(shè)計中，版圖（Layout）是連接電路原理圖與實(shí)際芯片制造的關(guān)鍵環(huán)節(jié)。一個優(yōu)秀的版圖設(shè)計不僅要實(shí)現(xiàn)電路功能，更要優(yōu)化性能、減小寄生效應(yīng)、提高良率。 本文將通過圖例，帶您了解芯片設(shè)計中幾種典型器件的版圖構(gòu)成。

    2025/08/25 更新 分類：科研開發(fā) 分享

  • 什么是 DFT可測性設(shè)計?

    可測性設(shè)計 (DFT) 是適應(yīng)集成電路的發(fā)展的測試需求所出現(xiàn)的一種技術(shù)，主要任務(wù)是設(shè)計特定的測試電路，同時對被測試電路的結(jié)構(gòu)進(jìn)行調(diào)整，提高電路的可測性，即可控制性和可觀察性

    2017/07/05 更新 分類：生產(chǎn)品管 分享

  • 影響靜電放電（ESD）測試重復(fù)性的分析

    靜電放電試驗(yàn)主要檢查人或物體在接觸設(shè)備時所引起的放電（直接放電），以及人或物體對設(shè)備鄰近物體的放電（間接放電）時對設(shè)備工作造成的影響。靜電放電時可以在0.5～20ns的時間內(nèi)產(chǎn)生1～50A的放電電流。雖然電流很大但因持續(xù)時間很短，故能量很小。所以一般靜電放電不會對人產(chǎn)生傷害，但對集成電路芯片等電子產(chǎn)品可能產(chǎn)生破壞性的危害。

    2020/11/16 更新 分類：法規(guī)標(biāo)準(zhǔn) 分享